[发明专利]一种全N型四相位时钟电荷泵

权利要求书

1.一种全N型四相位时钟电荷泵，其特征在于，所述电荷泵包括驱动电路与控制电路；

所述驱动电路用于完成电荷的逐级转移和积累，包括第二晶体管、第四晶体管、第六晶体管、第八晶体管、第十晶体管、第二电容、第四电容、第六电容、第八电容和第十电容；

所述控制电路用于提高电荷转移的效率，包括第一晶体管、第三晶体管、第五晶体管、第七晶体管、第九晶体管、第十一晶体管、第一电容、第三电容、第五电容、第七电容、第九电容和第十一电容；

在所述电荷泵驱动电路中，第二晶体管的漏极与电源端相连，第二晶体管的栅极与第一晶体管的漏极相连，第二晶体管的源极与第四晶体管的漏极相连；

第四晶体管的漏极与第二晶体管的源极相连，第四晶体管的栅极与第三晶体管的漏极相连，第四晶体管的源极与第六晶体管的漏极相连；

第六晶体管的漏极与第四晶体管的源极相连，第六晶体管的栅极与第五晶体管的漏极相连，第六晶体管的源极与第八晶体管的漏极相连；

第八晶体管的漏极与第六晶体管的源极相连，第八晶体管的栅极与第七晶体管的漏极相连，第八晶体管的源极与第十晶体管的漏极相连；

第十晶体管的漏极与第八晶体管的源极相连，第十晶体管的栅极与第九晶体管的漏极相连，第十晶体管的源极与电压输出端相连；

第二电容一端与时钟信号clk1相连，另一端与第二晶体管的源极相连；

第四电容一端与时钟信号clk3相连，另一端与第四晶体管的源极相连；

第六电容一端与时钟信号clk1相连，另一端与第六晶体管的源极相连；

第八电容一端与时钟信号clk3相连，另一端与第八晶体管的源极相连；

第十电容一端与地信号端相连，另一端与第十晶体管的源极相连；

在所述电荷泵的控制电路中，第一晶体管的漏极与第二晶体管的栅极相连，第一晶体管的栅极与第二晶体管的源极相连，第一晶体管的源极与电源端相连；

第三晶体管的漏极与第四晶体管的栅极相连，第三晶体管的栅极与第四晶体管的源极相连，第三晶体管的源极与第四晶体管的漏极相连；

第五晶体管的漏极与第六晶体管的栅极相连，第五晶体管的栅极与第六晶体管的源极相连，第五晶体管的源极与第六晶体管的漏极相连；

第七晶体管的漏极与第八晶体管的栅极相连，第七晶体管的栅极与第八晶体管的源极相连，第七晶体管的源极与第八晶体管的漏极相连；

第九晶体管的漏极与第十晶体管的栅极相连，第九晶体管的栅极与第十一晶体管的源极相连，第九晶体管的源极与第十晶体管的漏极相连；

第十一晶体管的漏极与电压输出端相连，第十一晶体管的栅极与第八晶体管的栅极相连，第十一晶体管的源极与第九晶体管的栅极相连；

第一电容一端与第一晶体管的漏极相连，另一端与时钟信号clk2相连；

第三电容一端与第三晶体管的漏极相连，另一端与时钟信号clk4相连；

第五电容一端与第五晶体管的漏极相连，另一端与时钟信号clk2相连；

第七电容一端与第七晶体管的漏极相连，另一端与时钟信号clk4相连；

第九电容一端与第九晶体管的漏极相连，另一端与时钟信号clk2相连；

第十一电容一端与第十一晶体管的源极相连，另一端与时钟信号clk1相连。

2.根据权利要求1所述的一种全N型四相位时钟电荷泵，其特征在于，所述电荷泵的工作过程具体为：

初始时，时钟信号clk1为高电平，时钟信号clk2为低电平，时钟信号clk3为高电平，时钟信号clk4为低电平；第一晶体管、第三晶体管、第五晶体管、第七晶体管和第九晶体管打开，第一电容、第三电容、第五电容、第七电容和第九电容被充电；第二晶体管的栅极与漏极电位相等，第四晶体管的栅极与漏极电位相等，第六晶体管的栅极与漏极电位相等，第八晶体管的栅极与漏极电位相等，第十晶体管的栅极与漏极电位相等；此时，clk1为高电平，clk2为低电平，clk3为低电平，clk4为低电平；第四晶体管打开，电荷从第二电容经过第四晶体管转移到第四电容；第八晶体管打开，电荷从第六电容经过第八晶体管转移到第八电容；此时，clk1为高电平，clk2为低电平，clk3为低电平，clk4为高电平；第三电容由于耦合作用，将第四晶体管的栅极电位抬升，第四晶体管完全打开，更多电荷从第二电容经过第四晶体管转移到第四电容；第七电容由于耦合作用，将第八晶体管的栅极电位抬升，第八晶体管完全打开，更多电荷从第六电容经过第八晶体管转移到第八电容；第七电容由于耦合作用，将第十一晶体管的栅极电位抬升，第十一晶体管打开，电荷从第十电容经过第十一晶体管转移到第十一电容，完成了对输出电压的采样；

初始时clk1为高电平，clk2为低电平，clk3为高电平，clk4为低电平；第一晶体管、第三晶体管、第五晶体管、第七晶体管和第九晶体管打开，第一电容、第三电容、第五电容、第七电容和第九电容被充电；第二晶体管的栅极与漏极电位相等，第四晶体管的栅极与漏极电位相等，第六晶体管的栅极与漏极电位相等，第八晶体管的栅极与漏极电位相等，第十晶体管的栅极与漏极电位相等；此时，clk1为低电平，clk2为低电平，clk3为高电平，clk4为低电平；第二晶体管打开，电荷从电源输入端vdd经过第二晶体管转移到第二电容；第六晶体管打开，电荷从第四电容经过第六晶体管转移到第六电容；第十晶体管打开，电荷从第八电容经过第十晶体管转移到第十电容；此时，clk1为低电平，clk2为高电平，clk3为高电平，clk4为低电平；第一电容由于耦合作用，将第二晶体管的栅极电位抬升，第二晶体管完全打开，更多电荷从电源输入端vdd经过第二晶体管转移到第二电容；第五电容由于耦合作用，将第六晶体管的栅极电位抬升，第六晶体管完全打开，更多电荷从第四电容经过第六晶体管转移到第六电容；第九电容由于耦合作用，将第十晶体管的栅极电位抬升，第十晶体管完全打开，更多电荷从第八电容经过第十晶体管转移到第十电容。