[发明专利]一种占空比校准电路

说明书

本发明实施例公开了一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；延迟线串联有多个子延迟线，每个子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间；下降沿检测模块，用于根据待校准信号的频率从延迟线上获得待校准信号的多个延时信号，并根据待校准信号和每个延时信号检测待校准信号的下降沿，得到下降沿状态检测信号；相位插值模块，用于根据待校准信号和所述下降沿状态检测信号，获得校准后的信号。本发明能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。

技术领域

本申请涉及信号处理技术领域，尤其涉及一种占空比校准电路。

背景技术

在高速数字系统中，高速时钟信号的占空比抖动会导致系统工作不稳定，需要加入占空比校准电路(duty cycle correction,DCC)来解决高速时钟的占空比抖动问题，将输入时钟的占空比纠正到50％，保证系统的正常工作。

目前常用的一种占空比校准电路为数字开环结构的占空比校准电路，包括延迟线、逻辑控制模块和相位插值模块(phase interpolation，PI)。其中延迟线由多个延时单元(delay cell)串联组成，用于将输入信号的相位延时单位时间。逻辑控制模块，利用待校准信号和经每个延时单元延时后的信号，确定待校准信号的下降沿，得到下降沿状态检测信号。相位插值模块再根据下降沿状态检测信号和待校准信号实现待校准信号的占空比进行校准。

由于占空比的校准精度与每个延时单元的延时时间相关，对高频信号而言，校准的高精度需要延时单元的延时时间短；而对低频信号而言，若延时单元的延时时间短，则又需要数量较多的延时单元以实现占空比校准的高精度，占空比校准电路占用的面积大。

发明内容

为了解决现有技术问题，本申请实施例提供了一种占空比校准电路，能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。

本申请实施例提供的一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；

所述延迟线串联有多个子延迟线，每个所述子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间，每个子延迟线的总延迟时间根据待校准信号的工作频率确定；所述延迟线用于对所述待校准信号进行延时；

所述下降沿检测模块，用于根据所述待校准信号的频率从所述延迟线上获得所述待校准信号的多个延时信号，并根据所述待校准信号和每个所述延时信号检测所述待校准信号的下降沿，得到下降沿状态检测信号；

所述相位插值模块，用于根据所述待校准信号和所述下降沿状态检测信号，获得校准后的信号。

可选的，所述下降沿检测模块包括多个与所述延时单元一一对应的逻辑控制子模块；

所述逻辑控制子模块，用于根据接收的控制信号，切换至空闲状态或工作状态，在处于工作状态时接收对应延时单元输出的延时信号和所述待校准信号，并根据接收到的延时信号和所述待校准信号，进行是否出现下降沿状态的检测；

其中，所述控制信号根据所述待校准信号的频率确定；所述下降沿状态具体为当所述接收到的延时信号处于低电平时，所述待校准信号从高电平切换至低电平；

第一个所述逻辑控制子模块，还用于当检测到所述下降沿状态出现时，将所述接收到的延时信号作为所述下降沿状态检测信号输出至所述相位插值模块；

第k个所述逻辑控制子模块，还用于当检测到所述下降沿状态出现且前面处于工作状态的逻辑控制子模块均未检测到所述下降沿状态出现时，将所述接收到的延时信号作为所述下降沿状态检测信号输出至所述相位插值模块；k为大于1的整数。

可选的，