[发明专利]一种占空比校准电路

权利要求书

1.一种占空比校准电路，其特征在于，包括：延迟线、下降沿检测模块和相位插值模块；

所述延迟线串联有多个子延迟线，每个所述子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间，每个子延迟线的总延迟时间根据待校准信号的工作频率确定；所述延迟线用于对所述待校准信号进行延时；

所述下降沿检测模块，用于根据所述待校准信号的频率从所述延迟线上获得所述待校准信号的多个延时信号，并根据所述待校准信号和每个所述延时信号检测所述待校准信号的下降沿，得到下降沿状态检测信号；

所述相位插值模块，用于根据所述待校准信号和所述下降沿状态检测信号，获得校准后的信号。

2.根据权利要求1所述的占空比校准电路，其特征在于，所述下降沿检测模块包括多个与所述延时单元一一对应的逻辑控制子模块；

所述逻辑控制子模块，用于根据接收的控制信号，切换至空闲状态或工作状态，在处于工作状态时接收对应延时单元输出的延时信号和所述待校准信号，并根据接收到的延时信号和所述待校准信号，进行是否出现下降沿状态的检测；

其中，所述控制信号根据所述待校准信号的频率确定；所述下降沿状态具体为当所述接收到的延时信号处于低电平时，所述待校准信号从高电平切换至低电平；

第一个所述逻辑控制子模块，还用于当检测到所述下降沿状态出现时，将所述接收到的延时信号作为所述下降沿状态检测信号输出至所述相位插值模块；

第k个所述逻辑控制子模块，还用于当检测到所述下降沿状态出现且前面处于工作状态的逻辑控制子模块均未检测到所述下降沿状态出现时，将所述接收到的延时信号作为所述下降沿状态检测信号输出至所述相位插值模块；k为大于1的整数。

3.根据权利要求2所述的占空比校准电路，其特征在于，

所述逻辑控制子模块，具体用于在处于空闲状态或未检测到所述下降沿状态出现时输出第一状态的占用信号至后一个所述逻辑控制子模块；在检测到所述下降沿状态出现时，输出第二状态的占用信号至后一个所述逻辑控制子模块；还用于在处于工作状态且接收到第一状态的占用信号时，根据接收到的延时信号和所述待校准信号，进行是否出现所述下降沿状态的检测；还用于在接收到第二状态的占用信号时，继续向后一个逻辑控制子模块发送第二状态的占用信号。

4.根据权利要求3所述的占空比校准电路，其特征在于，所述逻辑处理子模块，包括：D触发器、逻辑处理电路、传输电路和控制电路；

所述D触发器的D端连接所述待校准信号，所述D触发器的时钟输入端连接对应延时单元输出的延时信号，所述D触发器的Q端连接所述逻辑处理电路的第一输入端；

所述逻辑处理电路的第二输入端连接前一个逻辑处理子模块中D触发器的Q端，所述逻辑处理电路的第三输入端连接前一个逻辑处理子模块中逻辑处理电路的第一输出端，所述逻辑处理电路的第一输出端连接后一个逻辑处理子模块中逻辑处理电路的第三输入端，所述逻辑处理电路的第二输出端连接所述传输电路的控制端；

所述逻辑处理电路，用于当前一个逻辑处理子模块中D触发器的Q端输出第一使能信号的第一状态、所述前一个逻辑处理子模块中逻辑处理电路的第一输出端输出所述占用信号的第一状态、所述D触发器的Q端输出第一使能信号的第二状态时，输出第二状态的第二使能信号至所述传输电路的控制端，并输出第二状态的占用信号至所述后一个逻辑处理子模块中逻辑处理电路的第三输入端；还用于当所述前一个逻辑处理子模块中逻辑处理电路的第一输出端输出占用信号的第二状态时，或者，当所述D触发器的Q端输出第一使能信号的第一状态时，输出第一状态的第二使能信号至所述传输电路的控制端，并输出第一状态的占用信号至所述后一个逻辑处理子模块中逻辑处理电路的第三输入端；

所述传输电路，用于当接收到第二状态的第二使能信号时，将对应延时单元输出的延时信号输出至所述相位插值模块；

所述控制电路用于根据所述控制信号，输出占用信号的第一状态或第二状态以控制所述逻辑处理电路处于工作状态或空闲状态。