[发明专利]一种闪存器的擦除验证设备和方法

说明书

本发明实施例公开了一种闪存器的擦除验证设备和方法，其中，所述闪存器的擦除验证设备包括：控制器，处理器和接口，其中：所述控制器，用于通过所述接口获取擦除脉冲；所述处理器，用于基于所述擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证；所述处理器，还用于若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i个存储串进行第二擦除验证；其中，所述第二擦除验证的电压大于所述第一擦除验证的电压。

技术领域

本发明涉及半导体技术领域，尤其涉及一种闪存器的擦除验证设备和方法。

背景技术

在NAND闪存中，相对技术中对NAND的顶部选择栅(TSG)的存储串执行擦除验证时，若验证失败会直接提供一个新的擦除脉冲对下一个存储串进行擦除。

擦除验证失败时，会存在擦除验证电压会非常接近擦除验证阈值电压的情况；在这种情况下，如果仍然采用上一个存储串的擦除脉冲该存储串进行下一次擦除操作，会导致NAND闪存出现过擦除的问题。

发明内容

有鉴于此，本发明实施例期望提供一种闪存器的擦除验证设备和方法，解决了相对技术中进行擦除验证时对闪存器过擦除的问题，实现了对闪存器的有效擦除。

为达到上述目的，本发明的技术方案是这样实现的：

本发明的实施例提供一种闪存器的擦除验证设备，所述设备包括：控制器，处理器和接口，其中：

所述控制器，用于通过所述接口获取擦除脉冲；

所述处理器，用于基于所述擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证；

所述处理器，还用于若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i个存储串进行第二擦除验证；其中，所述第二擦除验证的电压大于所述第一擦除验证的电压。

上述方案中，所述处理器，还用于若所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，或若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，选取所述顶部选择栅阵列的第i+1个存储串，并对所述顶部选择栅阵列的第i+1个存储串进行第一擦除验证；

所述处理器，还用于若所述顶部选择栅阵列的第i+1个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i+1个存储串进行第二擦除验证，直到所述顶部选择栅阵列的最后一个存储串通过进行了所述第二擦除验证或所述顶部选择栅阵列的最后一个存储串的第一擦除验证通过。

在上述方案中，所述处理器，还用于若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，确定所述顶部选择栅阵列的存储串是否均已进行了擦除验证；

所述控制器，还用于若所述顶部选择栅阵列的存储串中至少一个存储串未进行擦除验证，选取所述顶部选择栅阵列的第j个存储串；其中，所述j为整数；

所述控制器，还用于获取所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果；

所述处理器，还用于基于所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对所述存储阵列的底部选择栅阵列进行处理。

在上述方案中，所述处理器，还用于若所述顶部选择栅阵列的第j个存储串的第一擦除验证失败且所述顶部选择栅阵列的第j个存储串的第二擦除验证失败，设置底部选择栅阵列的电压为第一电压。