[发明专利]体晶体管和SOI晶体管的共同集成

说明书

本公开的实施例涉及体晶体管和SOI晶体管的共同集成。一种电子集成电路芯片包括布置在固态衬底的内部和顶部上的第一晶体管、布置在绝缘体上的具有第一厚度的半导体材料层的内部和顶部上的第二晶体管以及布置在绝缘体上的具有第二厚度的半导体材料层的内部和顶部上的第三晶体管。第二厚度比第一厚度大。固态衬底在半导体材料层的下方延伸，并且通过绝缘体与那些层绝缘。

优先权要求

本申请要求于2017年8月16日提交的法国专利申请第1757702号的优先权，其内容在法律允许的最大程度通过整体引用并入于此。

技术领域

本公开涉及包括在固态(体)衬底中形成的晶体管以及在绝缘体上半导体(SOI)类型的衬底中形成的晶体管的电子芯片。

背景技术

可以在不同类型的衬底结构(例如，固态衬底结构或者SOI衬底结构)上形成晶体管。在SOI结构的内部和顶部上形成的晶体管中，可以区分具有不同硅层厚度的两种类型的晶体管。

PDSOI(部分耗尽SOI)晶体管以具有足够大(例如，大于30nm)的厚度的硅层为特征，以使硅层在操作中将不会被全耗尽。

PDSOI晶体管包括掺杂沟道和具有通常在100到200nm范围内的厚度的绝缘体层(BOX)。PDSOI晶体管通常被用作用于模拟电路的功率晶体管。

PDSOI晶体管的形成具有在电子工业中已知并且可控的优点。然而，在保持高性能水平的同时，减小这种部件的维度而不是硅层的厚度是个问题。

FDSOI(全耗尽SOI)晶体管以具有足够小(例如，小于20nm)的厚度的硅层为特征，以使硅层在某些操作模式中被全耗尽。

FDSOI晶体管通常包括未掺杂或者轻掺杂沟道以及具有通常在5到50nm范围内的厚度的绝缘体层(BOX)。这种晶体管的源/漏电阻比PDSOI的源/漏电阻大。

因为FDSOI晶体管的快速操作的能力，FDSOI晶体管对于逻辑电路是优选的。

FDSOI晶体管的一个优点是它们具有比PDSOI晶体管低的漏电流和功率消耗。进一步地，更容易控制其中的短沟道效应。然而，小的维度可能使制造变得困难。进一步地，小的硅的厚度限制电流。

在常见的集成电路中，可以遇到给定类型的SOI晶体管和体晶体管的共同集成。

发明内容

这里提供了包括体晶体管、FDSOI晶体管以及PDSOI晶体管的集成电路芯片，并且也提供了简单形成这种芯片的方法。

因此，一个实施例提供了一种电子集成电路芯片，包括布置在固态半导体衬底的内部和顶部上的第一晶体管、布置在绝缘体上的具有第一厚度的半导体材料层的内部和顶部上的第二晶体管以及布置在绝缘体上的具有第二厚度的半导体材料层的内部和顶部上的第三晶体管。

根据一个实施例，第一厚度小于20nm。

根据一个实施例，第一厚度在从5nm到20nm的范围内。

根据一个实施例，第一厚度等于7nm±10％。

根据一个实施例，第二厚度大于30nm。

根据一个实施例，第二厚度在从30nm到50nm的范围内。

根据一个实施例，第一厚度等于35nm±10％。