[发明专利]改善静电放电防护能力的瞬时电压抑制装置

说明书

本发明公开了一种改善静电放电防护能力的瞬时电压抑制装置，包含属于第一导电型的一半导体基板、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第二导电型的一第二掺杂井区、属于第一导电型的一第二重掺杂区与一第一电流阻挡结构。第一掺杂井区设于半导体基板中，第一重掺杂区设于第一掺杂井区中，第二掺杂井区设于半导体基板中，第二重掺杂区设于第二掺杂井区中。第一电流阻挡结构设于半导体基板中，并与半导体基板的底部相隔，且设于第一掺杂井区与第二掺杂井区之间。

技术领域

本发明涉及一种抑制装置，且特别关于一种改善静电放电防护能力的瞬时电压抑制装置。

背景技术

受到静电放电(ESD)的冲击而损伤，再加上一些电子产品，如笔记本电脑或手机亦作的比以前还加轻薄短小，对ESD冲击的承受能力还为降低。对于这些电子产品，若没有利用适当的ESD保护装置来进行保护，则电子产品很容易受到ESD的冲击，从而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过IEC 61000-4-2标准的ESD测试需求。对于电子产品的ESD问题，使用瞬时电压抑制器(TVS)是较为有效的解决方法，让ESD能量快速通过TVS予以释放，避免电子产品受到ESD的冲击而造成伤害。TVS的工作原理如图1所示，在印刷电路板(PCB)上，瞬时电压抑制器10并联欲保护装置12，当ESD情况发生时，瞬时电压抑制器10瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过瞬时电压抑制器10得以释放。

如图2所示，传统的瞬时电压抑制装置包含一N型基板14、两个P型掺杂井区16与两个N型重掺杂区18。P型掺杂井区16设于N型基板14中，N型重掺杂区18设于P型掺杂井区16中。瞬时电压抑制装置具有一放电路径，其由N型基板14、两个P型掺杂井区16与两个N型重掺杂区18所形成。因为静电放电电流沿着最短路径流动，所以此路径接近N型基板14的上表面。因此，由静电放电电流造成的热量会集中在N型基板14的上表面，进而降低静电放电耐受度。

因此，本发明针对上述的困扰，提出一种改善静电放电防护能力的瞬时电压抑制装置，以解决上述问题。

发明内容

本发明的主要目的在于提供一种改善静电放电防护能力的瞬时电压抑制装置，其利用第一电流阻挡结构来抑制寄生双载子接面晶体管，进而增强静电放电耐受度。

为达上述目的，本发明提供一种改善静电放电防护能力的瞬时电压抑制装置，其包含属于第一导电型一半导体基板、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第二导电型的一第二掺杂井区、属于第一导电型的一第二重掺杂区与一第一电流阻挡结构。第一掺杂井区设于半导体基板中，并与半导体基板的底部相隔。第一重掺杂区设于第一掺杂井区中，第二掺杂井区设于半导体基板中，并与半导体基板的底部相隔。第二重掺杂区设于第二掺杂井区中，第一电流阻挡结构设于半导体基板中，并与半导体基板的底部相隔，且设于第一掺杂井区与第二掺杂井区之间。第一电流阻挡结构的深度大于或等于第一掺杂井区与第二掺杂井区的深度。

在本发明的一实施例中，瞬时电压抑制装置还包含一第三重掺杂区与一第四重掺杂区。第三重掺杂区属于第一导电型，第三重掺杂区设于第一掺杂井区中。第四重掺杂区属于第一导电型，第四重掺杂区设于第二掺杂井区中，并电性连接第三重掺杂区，第一重掺杂区与第二重掺杂区分别电性连接一第一接脚与一第二接脚。

在本发明的一实施例中，瞬时电压抑制装置还包含至少一个第三掺杂井区，其设于半导体基板中，并与半导体基板的底部相隔，且设于第一电流阻挡结构与第一掺杂井区之间，第一电流阻挡结构的深度大于或等于至少一个第三掺杂井区的深度，至少一个第三掺杂井区属于第二导电型，至少一个第三掺杂井区具有一第五重掺杂区与一第六重掺杂区，第五重掺杂区与第六重掺杂区属于第一导电型，第三重掺杂区通过第五重掺杂区与第六重掺杂区电性连接第四重掺杂区。