[发明专利]薄膜晶体管及其制备方法、阵列基板

说明书

本申请公开了一种薄膜晶体管及其制备方法、阵列基板，该制备方法包括：在衬底基板上形成图案化的栅极层；在图案化的栅极层上形成栅极绝缘层；在栅极绝缘层上形成半导体层；通过干法刻蚀在半导体层上形成沟道区；在半导体层上制备第一保护层及源漏层，其中源漏层的形成采用湿法刻蚀。通过上述方式，本申请能够解决薄膜晶体管沟道区长度的设计瓶颈，提升薄膜晶体管器件的充电率，优化产品显示品质。

技术领域

本申请涉及显示技术领域，特别是涉及一种薄膜晶体管及其制备方法、阵列基板。

背景技术

随着信息社会的发展，人们对显示设备的需求得到了增长，因而也推动了液晶面板行业的快速发展，面板的产量不断提升，对产品的品质及良率也有了更高要求，提升产品质、降低不良率、节约成本成为面板行业的主题。

目前TFT LCD模组结构中，阵列基板主要起到控制每个像素的开关，进而控制画面显示。阵列基板电路设计主要分面外走线和面内走线，面内设计中最关键的就是薄膜晶体管(Thin Film Transistor,TFT)，TFT 器件的重要参数之一是充电率，充电率与TFT的沟道宽度(channel width) 与沟道长度(channel length)的比值相关。理论上宽度越大，长度越小，充电率越高。

实际设计过程中，宽度很容易通过设计进行加大，但是长度因为受到制程能力的限制，无法做到很小。目前最短的沟道长度最短只能做到大概3.5um～4um，因为设计加大宽度会影响到开口率，所以TFT充电率受到一定的限制。

发明内容

本申请提供一种薄膜晶体管及其制备方法、阵列基板，能够解决薄膜晶体管沟道区长度的设计瓶颈，进一步提升薄膜晶体管器件的充电率，优化产品显示品质。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种薄膜晶体管的制备方法，所述制备方法包括：在衬底基板上形成图案化的栅极层；在所述图案化的栅极层上形成栅极绝缘层；在所述栅极绝缘层上形成半导体层；通过干法刻蚀在所述半导体层上形成沟道区；在所述半导体层上制备第一保护层及源漏层，其中所述源漏层的形成采用湿法刻蚀。

为解决上述技术问题，本申请采用的另一个技术方案是：提供一种薄膜晶体管，所述薄膜晶体管包括：栅极层，形成于与衬底基板上；栅极绝缘层，形成于所述栅极层上；半导体层，形成于所述栅极绝缘层上，所述半导体层上具有沟道区，所述沟道区采用干法蚀刻形成；第一保护层，形成于所述半导体层上；源漏层，形成于所述第一保护层上。

为解决上述技术问题，本申请采用的又一个技术方案是：提供一种阵列基板，所述阵列基板包括上述任一项所述的薄膜晶体管。

本申请的有益效果是：提供一种薄膜晶体管及其制备方法、阵列基板，通过改变薄膜晶体管中沟道区的形成制程，即将形成薄膜晶体管中沟道区的干法蚀刻和湿法蚀刻两种制程分开，可以解决了薄膜晶体管沟道区长度的设计瓶颈，进一步提升薄膜晶体管器件的充电率，优化产品显示品质。

附图说明

图1是本申请薄膜晶体管制备方法第一实施方式的流程示意图

图2是本申请薄膜晶体管一实施方式的制备示意图；

图3是本申请薄膜晶体管一实施方式的结构示意图；

图4是本申请步骤S3一实施方式的流程示意图；

图5是本申请沟道区一实施方式的制备示意图；

图6是本申请步骤S4一实施方式的流程示意图；

图7是本申请步骤S5一实施方式的流程示意图；

图8是本申请阵列基板一实施方式的结构示意图。

具体实施方式