[发明专利]一种填充沟槽形成触点的方法

说明书

本发明提供一种填充沟槽形成触点的方法，通过控制刻蚀反应压力使得沟槽上部的阶梯覆盖膜的刻蚀移除量大于沟槽下部的阶梯覆盖膜的刻蚀移除量，以降低沟槽形貌的深宽比；藉由沉积及刻蚀循环的方式，完成较高深宽比的无缝隙薄膜填充，避免了缝隙对薄膜结构和电性能的影响；在同一反应室内完成沉积及刻蚀工艺，降低工艺成本；本发明制备动态随机存取存储器的方法可以制备具有无缝隙薄膜填充位线接触沟槽的动态随机存取存储器，并降低工艺复杂性及成本，提高所述动态随机存取存储器的存储能力。

技术领域

本发明属于存储器领域，涉及一种填充沟槽形成触点的方法。

背景技术

随机存取存储器(Random Access Memory，RAM)又称作“随机存储器”，是与CPU直接交换数据的内部存储器，也叫主存(内存)。它可以随时读写，而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储媒介。其中，动态随机存取存储器(DRAM)的存储矩阵由动态MOS存储单元组成，动态MOS存储单元利用MOS管的栅极电容来存储信息。

随着DRAM的工艺持续微缩至纳米(nano)等级后，制备DRAM面临新的问题，如：(1)DRAM中位线(Bit Line，BL)多晶硅填充的深宽比越来越大，较大深宽比沟槽的无缝隙填充越来越困难；(2)多晶硅作为单元素的纯净物，目前还没有类似于氧化硅，氮化硅的原子层沉积(Atomic Layer Deposition，ALD)制程方法，因而分步覆盖(Step Coverage)相对较差；(3)多晶硅的硅迁移成核问题，使得多晶硅薄膜填充能力不佳，较差的多晶硅填充能力会使沟槽填充后产生缝隙，其产生的缝隙会影响BL的结构和增加BL导线的电阻，对电路电性能有较大影响；(4)现有技术一般通过沉积、湿法刻蚀、沉积的工序或沉积、光刻、刻蚀、剥离、沉积的工序制备多晶硅薄膜，存在工序复杂、成本高以及难以控制多晶硅的自然氧化层对薄膜导电性的影响。如图1所示，显示为现有技术中的一种沟槽填充薄膜后的剖视结构示意图，半导体基底1中具有沟槽2，所述沟槽2具有较大深宽比，薄膜3填充所述沟槽2后在所述沟槽2内形成缝隙4。

因此，如何提供一种可有效降低沟槽形貌的深宽比，从而制备具有无缝隙的填满沟槽的动态随机存取存储器的方法，并降低工艺复杂性及成本，提高薄膜导电性，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供填充沟槽形成触点的方法，用于解决现有技术中沟槽形貌的深宽比较高，而较高沟槽形貌深宽比的无缝隙薄膜填充越来越困难、工序复杂、成本较高以及难以控制多晶硅的自然氧化层对薄膜导电性的影响的问题。

为实现上述目的及其他相关目的，本发明提供一种填充半导体基底沟槽形成触点的方法，包括如下步骤：

S1：提供具有沟槽的半导体基底，并将所述半导体基底置于反应室内；

S2：在所述反应室内的所述半导体基底上沉积阶梯覆盖膜，所述阶梯覆盖膜沿着所述半导体基底上方的表面轮廓覆盖所述沟槽的底部及侧壁；

S3：在所述反应室内，刻蚀所述沟槽内的所述阶梯覆盖膜，残留的所述阶梯覆盖膜在所述沟槽内形成侧向沉积子层，其中，所述侧向沉积子层形成于所述沟槽侧壁的底面和所述侧向沉积子层相对远离于所述沟槽侧壁的表面形成为锐角关系，使得所述侧向沉积子层的表面非垂直倾斜于所述沟槽底部，以改变所述沟槽在所述侧向沉积子层填充后内缺口形貌的深宽比；

S4：在所述半导体基底上沉积触点填充材料层，直至和所述侧向沉积子层共同无缝隙的填满所述沟槽。

优选地，在刻蚀所述阶梯覆盖膜的过程中，基于刻蚀反应压力越大，其平均自由程越小的原理，使得刻蚀气体与所述沟槽上部的所述阶梯覆盖膜的反应几率高于与所述沟槽下部的所述阶梯覆盖膜的反应几率。