[发明专利]双分离栅闪存的参考电流产生电路

说明书

本发明公开了一种双分离栅闪存的参考电流产生电路，存储单元包括带有浮栅的第一和三栅极结构和二者间的第二栅极结构，阵列结构由多个存储单元进行行列排列而成；参考电流产生电路由两行参考存储单元组成，各参考存储单元的结构和存储单元的结构相同；第一行参考存储单元输出由一个以上的参考存储单元的第一信息存储位对应的第一参考位线电流以及第二行参考存储单元输出由一个以上的参考存储单元的第二信息存储位对应的第二参考位线电流，对各第一和二参考位线电流取平均值得到最终参考电流。本发明能减少存储单元的两个不同信息存储位受到制程工艺偏差的影响而对读取效果带来的不利影响，提高存储单元的两个不同信息存储位的读取效果的一致性。

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种双分离栅闪存的参考电流产生电路。

背景技术

如图1所示，是现有双分离栅闪存的存储单元的结构图；各存储单元201包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、第一源漏区102和第二源漏区103。

所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。

所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。

所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。

由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。

所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。

所述第一栅极结构104的多晶硅控制栅110连接第一控制栅极线CGa；所述第三栅极结构106的多晶硅控制栅110连接第二控制栅极线CGb；所述第二栅极结构105的多晶硅栅112连接字线WL。

所述第一栅极结构104作为第一信息存储位，所述第三栅极结构106作为第一信息存储位；所述第二栅极结构105的多晶硅栅112作为所述存储单元的选择栅(selectgate)。

第一源漏区102连接到第一位线BLa，第二源漏区103连接到第二位线BLb。

如图1所示，对所述第一信息存储位进行读(Read)、编程(Program)和擦除(Erase)时存储单元201的各电极所加信号为：

读操作对应的信号为：字线WL为4.5V，第一控制栅极线CGa为0V，第二控制栅极线CGb为4.5V，第一位线BLa为0V，第二位线BLb为0.8V；位线电流由第二位线BLb输出。

编程操作对应的信号为：字线WL为1.5V，第一控制栅极线CGa为8V，第二控制栅极线CGb为5V，第一位线BLa为5V，第二位线BLb加编程电流；

擦除操作对应的信号为：字线WL为8V，第一控制栅极线CGa为-7V，第二控制栅极线CGb为-7V，第一位线BLa为0V，第二位线BLb为0V。

对所述第二信息存储位进行读(Read)、编程(Program)和擦除(Erase)时存储单元201的各电极所加信号为：

读操作对应的信号为：字线WL为4.5V，第一控制栅极线CGa为4.5V，第二控制栅极线CGb为0V，第一位线BLa为0.8V，第二位线BLb为0V；位线电流由第一位线BLa输出。