[发明专利]半导体存储器结构及其制备方法

说明书

本公开提供一种半导体存储器结构及其制备方法。该半导体存储器结构包括一基底、多个第一沟渠，设置在该基底中、多个第二沟渠，设置在基底中且与所述第一沟渠间隔开、多条埋入式数字线，设置在第一沟渠中，以及多条埋入式字元线，设置在第二沟渠中。所述第一沟渠包括一第一深度，所述第二沟渠包括一第二深度。所述第二沟渠的该第二深度大于所述第一沟渠的该第一深度。所述埋入式字元线的顶表面低于所述埋入式数字线的底表面。

技术领域

本公开主张2017年12月25日申请的美国临时申请案第62/610,264号及2018年1月10日申请的美国正式申请案第15/867,043号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种半导体存储器结构及其制备方法，特别涉及一种动态随机存取存储器结构及其制备方法。

背景技术

电子产品越来越轻薄短小，缩小DRAM尺寸，以符合高整合度和高密度的趋势。包含许多存储单元的DRAM是现今所使用最通行的挥发性存储器之一。每个存储单元各包括一晶体管和至少一个电容器，其中晶体管和电容器彼此形成串联。存储单元排列成存储器阵列。存储单元由一条字元线和一条数字线(或位元线)来定址，其中一条定址存储单元中的一列，而另一条定址存储单元中的一行。借着利用字元线和数字线，一个DRAM单元可被读取和编程。

近来对于埋入式字元线单元阵列晶体管的研究日益增多，而且在埋入式字元线单元阵列晶体管中，是将字元线埋入在基底的顶表面下方的半导体基底中，并利用金属作为栅极导体。然而，随着元件尺寸的缩小也缩小了字元线和位元线之间的距离，观察到在相邻的字元线中存在着字元线干扰。当字元线干扰变得严重时，DRAM单元的性能就会降低。

上文的「现有技术」说明仅是提供背景技术，并未承认上文的「现有技术」说明公开本公开的标的，不构成本公开的现有技术，且上文的「现有技术」的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体存储器结构。该半导体存储器结构包括一基底、多个第一沟渠，设置在该基底中、多个第二沟渠，设置在基底中且与所述第一沟渠间隔开、多条埋入式数字线，设置在第一沟渠中，以及多条埋入式字元线，设置在第二沟渠中。所述第一沟渠包括一第一深度，以及所述第二沟渠包括一第二深度。在一些实施例中，所述第二沟渠的该第二深度大于所述第一沟渠的该第一深度。在一些实施例中，所述埋入式字元线的顶表面低于所述埋入式数字线的底表面。

在本公开的一些实施例中，所述第一沟渠和所述第二沟渠交替排列。

在本公开的一些实施例中，该半导体存储器结构还包括多个第一隔离结构，分别设置在所述第一沟渠中的所述埋入式数字线上。

在本公开的一些实施例中，该半导体存储器结构还包括多个第二隔离结构，设置在所述第二沟渠中，在一些实施例中，所述埋入式字元线借着所述第二隔离结构与该基底间隔开。

在本公开的一些实施例中，该半导体存储器结构还包括多个第一掺杂区，分别设置在所述第一沟渠下方的该基底中。

在本公开的一些实施例中，所述第一掺杂区各围绕一埋入式数字线的一侧壁和一底部。

在本公开的一些实施例中，该半导体存储器结构还包括多个第二掺杂区，设置在所述第一沟渠和所述第二沟渠之间的该基底中。

在本公开的一些实施例中，该半导体存储器结构还包括多个电容器，分别电性连接至所述第二掺杂区。

在本公开的一些实施例中，所述埋入式字元线各包括一弧面，弯向所述第一沟渠。

在本公开的一些实施例中，该半导体存储器结构还包括多个第三隔离结构，设置在该基底中，其中所述第三隔离结构包括一第三深度。