[发明专利]钳位休眠定态逻辑电路、半导体存储器及电压钳位方法

说明书

本发明提供了一种钳位休眠定态逻辑电路，第奇数个逻辑单元的电源端相连至第一节点，并通过第一开关晶体管连接至第一电源，第偶数个逻辑单元的接地端相连，并通过第二开关晶体管连接至第二电源，在第一开关晶体管关断后，第一钳位电路将第奇数个逻辑单元的电源端的电压钳位至第一阈值电压，第二开关晶体管关断后，第二钳位电路将第偶数个逻辑单元的接地端电压钳位至第二阈值电压。当钳位休眠定态逻辑电路从休眠状态恢复时，第一节点处的电压从第一阈值电压恢复到第一电源的电压，第二节点处的电压从第二阈值电压恢复到第二电源电压，使得恢复的电压差减小，从而降低了恢复时间。本发明还提供另一种钳位休眠定态逻辑电路，钳位方法以及半导体存储器。

技术领域

本发明涉及半导体存储器技术领域，具体涉及钳位休眠定态逻辑电路、半导体存储器以及基于休眠定态逻辑电路的电压钳位方法。

背景技术

对于动态随机存取存储器(DRAM)中，通常设置有休眠互补金属氧化物半导体(CMOS)结构电路，通常通过关掉供电电源来达到省电的目的，并同时保持逻辑信号状态，当功能模块从休眠状态唤醒时，重新把电源打开，由于电源负载较重，唤醒时，电源再生时间比较长，在高速运转的DRAM芯片应用中，会导致唤醒速度达不到要求。

因此，如何提升DRAM从休眠状态唤醒的速度，是本领域技术人员急需要解决的技术问题。

发明内容

本发明提供一种钳位休眠定态逻辑电路、一种半导体存储器以及一种基于休眠定态逻辑电路的电压钳位方法，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。

作为本发明的一个方面，提供了一种钳位休眠定态逻辑电路，包括：

信号控制单元，用于根据状态控制信号输出逻辑信号为“1”；

串联连接的多个逻辑单元，与所述信号控制单元的输出端连接，每个所述逻辑单元包括电源端和接地端；第奇数个所述逻辑单元的电源端相连至第一节点，第偶数个所述逻辑单元的接地端相连至第二节点；

第一开关晶体管，所述第一开关晶体管具有连接到所述第一节点的漏极，以及连接到第一电源的源极；

第二开关晶体管，所述第二开关晶体管具有连接到所述第二节点的漏极，以及连接到第二电源的源极，所述第一电源的电压大于所述第二电源的电压；

第一钳位电路，所述第一钳位电路的一端连接到所述第一电源，所述第一钳位电路的另一端连接到所述第一节点，所述第一钳位电路用于在所述第一开关晶体管关断后，第奇数个所述逻辑单元的电源端的电压钳位至第一阈值电压；以及

第二钳位电路，所述第二钳位电路的一端连接到所述第二节点，所述第二钳位电路的另一端连接到所述第二电源，所述第二钳位电路用于在所述第二开关晶体管关断后，第偶数个所述逻辑单元的接地端电压钳位至第二阈值电压；

其中，当所述休眠定态逻辑电路处于工作状态时，所述第一开关晶体管和所述第二开关晶体管导通；以及当所述休眠定态逻辑电路处于休眠状态时，所述第一开关晶体管和所述第二开关晶体管关断，并且第一逻辑单元从所述信号控制单元接收所述逻辑信号“1”，并且各个所述逻辑单元的输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。

优选的，在上述钳位休眠定态逻辑电路，所述第一钳位电路和所述第二钳位电路包括顺次串联的多个逻辑器件，每个所述逻辑器件在导通时均具有导通阈值电压，

其中，所述第一阈值电压为所述第一电源的电压与多个所述逻辑器件中导通的多个逻辑单元的阈值电压总和的差值，以及所述第二阈值电压为所述第二电源的电压与多个所述逻辑器件的导通阈值电压总和的和值。

优选的，在上述钳位休眠定态逻辑电路，还包括：