[发明专利]积层配线构造体及积层配线构造体的制造方法、以及半导体装置

权利要求书

1.一种积层配线构造体，其特征在于具备：

第1积层部，将第1导电体与第1绝缘体交替地积层，且包含具有存储单元的第1区域、以及与所述第1区域不同的第2区域；

多个第1接触插塞，在第2区域内，形成在从所述第1积层部的最上层分别到达至所述第1导电体的多个第1孔内，且侧面被第1绝缘膜覆盖；以及

多个支柱，在所述第2区域内，在所述第1积层部的积层方向上穿过所述第1积层部内，且由第2绝缘体形成。

2.根据权利要求1所述的积层配线构造体，其特征在于：

所述多个支柱包含与所述第1接触插塞的外周的间隔在所述第1绝缘膜的膜厚的范围内的支柱。

3.根据权利要求2所述的积层配线构造体，其特征在于：

所述支柱的上表面到下表面的间隔比所述第1接触插塞的上表面到下表面的间隔长。

4.根据权利要求1所述的积层配线构造体，其特征在于：

还具备多个第2接触插塞，所述多个第2接触插塞形成在贯通所述第1积层部的多个第2孔内，且侧面被第2绝缘膜覆盖。

5.根据权利要求4所述的积层配线构造体，其特征在于：

1个所述第2接触插塞与1个所述第1接触插塞电连接。

6.根据权利要求4所述的积层配线构造体，其特征在于：

所述支柱的直径比所述第1绝缘膜的膜厚的2倍窄，且比所述第2绝缘膜的2倍窄。

7.根据权利要求1所述的积层配线构造体，其特征在于：

所述多个支柱包含与形成着所述第1积层部的基板的表面平行的面上的截面形状为点状的支柱。

8.根据权利要求1所述的积层配线构造体，其特征在于：

所述多个支柱包含与形成着所述第1积层部的基板的表面平行的面上的截面形状为椭圆形状的支柱。

9.根据权利要求1所述的积层配线构造体，其特征在于：

所述多个支柱包含与形成着所述第1积层部的基板的表面平行的面上的截面形状为线状的支柱。

10.一种半导体装置，其特征在于：在芯片内具备根据权利要求2所述的积层配线构造体，且

与形成着所述第1积层部的基板的表面平行的截面中的分别形成着所述第1接触插塞与所述第1绝缘膜的面积的总计占芯片面积之中的0.5％以上。

11.一种半导体装置，其特征在于：在芯片内具备根据权利要求4所述的积层配线构造体，且

与形成着所述第1积层部的基板的表面平行的截面中的分别形成着所述第1及第2接触插塞、所述第1及第2绝缘膜、以及所述支柱的面积的总计占芯片面积之中的0.5％以上。

12.一种半导体装置，其特征在于：具备根据权利要求1所述的积层配线构造体，且

包含所述第1区域、及形成在所述第1区域周边的第3区域；

在所述第3区域中，包含第2积层部，所述第2积层部包含交替地积层的第1膜及第2膜、以及与这些第1膜及第2膜不同的第3膜；

所述第3膜在所述第2积层部中，位于与所述第1积层部中设置着所述第1导电体的层对应的层。

13.根据权利要求12所述的半导体装置，其特征在于：

所述第3膜为金属氧化膜。