[发明专利]用于加速多核计算架构中的图形工作负荷的机制

说明书

描述了一种处理装置。该装置包括：多个处理核，该多个处理核包括第一处理核和第二处理核；第一现场可编程门阵列(FPGA)，耦合至第一处理核，以加速在该第一处理核处被处理的图形工作负荷的执行；以及第二FPGA，耦合至第二处理核，以加速在该第二处理核处被处理的工作负荷的执行。

技术领域

本文中所描述的实施例总体上涉及计算机。更具体地，描述了用于加速计算设备处的图形工作负荷的执行的实施例。

背景技术

图形处理涉及执行用于图像渲染的快速数学计算。此类图形工作负荷可在通用微处理器或图形处理单元(GPU)(其为专业化的电子电路)处执行，以快速地操纵并改变存储器，从而加速帧缓冲器中旨在用于输出到显示器的图像的创建。通常存在对于加速图形工作负荷以执行性能关键的操作系统(OS)内核的需要。

当前在微处理器和GPU处实现各种加速技术(例如，软件和固定功能单元)。然而，此类技术具有限制和/或缺点。对这些技术的改进以现场可编程门阵列(FPGA)的实现方式为特征，从而加速性能关键的循环的执行，以便释放处理核资源。此类实现方式是一种改进，因为FPGA在执行这些循环时在性能和功率上是更高效的(例如，它们不限于核的数据访问、指令集架构(ISA)和微架构限制)。在该设计中，单个FPGA由所有的微处理器或GPU核共享。然而，该共享设计仍然具有性能缺陷，因为单个FPGA是必须为需要访问同步的不同内核提供服务的被竞争的资源。

附图说明

在所附附图的各图中，以示例方式而不以限制方式对实施例进行说明，其中相同的附图标记指代类似的要素。

图1是根据实施例的处理系统的框图。

图2是处理器的实施例的框图，该处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器。

图3是图形处理器的框图，该图形处理器可以是分立的图形处理单元，或可以是与多个处理核集成的图形处理器。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5是图形处理器的另一实施例的框图。

图6图示出线程执行逻辑，该线程执行逻辑包括在图形处理引擎的一些实施例中采用的处理元件的阵列。

图7是图示出根据一些实施例的图形处理器指令格式的框图。

图8是图形处理器的另一实施例的框图。

图9A是图示出根据实施例的图形处理器命令格式的框图，以及图9B是图示出根据实施例的图形处理器命令序列的框图。

图10图示出根据一些实施例的用于数据处理系统的示例性图形软件架构。

图11是图示出根据实施例的可用于制造集成电路以执行操作的IP核开发系统的框图。

图12是图示出根据实施例的可使用一个或多个IP核来制造的示例性芯片上系统集成电路的框图。

图13是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器的框图。

图14是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器的框图。

图15图示出计算设备的一个实施例。

图16A和16B图示出具有多个本地FPGA的图形处理核的实施例。

图17A和17B图示出具有本地FPGA的图形处理核的实施例。

具体实施方式