[发明专利]一种低功耗SAR ADC控制逻辑电路

权利要求书

1.一种低功耗SAR ADC控制逻辑电路，其特征在于，包括移位寄存器模块(10)和数据寄存器模块(20)；

所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；

其中，所述改进D触发器包括常规D触发器和两个MOS管M5和M6，且M5和M6的源极接SARADC电源电路的输出端，M5和M6的栅极与复位端SET连接，M5的漏极接到常规D触发器中反相器INV0的输入端，M6的漏极接到常规D触发器中反相器INV3的输出端；

所述常规D触发器包括4个NMOS管M1、M2、M3、M4，5个反相器INV0、INV1、INV2、INV3、INV4；

其中，M2的漏极连接D触发器的输入端D，M1的漏极、M2的源极共同接到INV0输入端，INV0输出端、INV1输入端共同接到M4的漏极，INV1输出端接M1的源极，M4的源极、M3的漏极共同接到INV2的输入端，INV2输出端、INV3的输入端共同接到D触发器的反向输出端INV3的输出端、M3的源极共同接到D触发器的正向输出端Q，M1和M4的栅极共同接到INV4的输入端CK，M2和M3的栅极共同接到INV4的输出端

第n个改进D触发器的输出端与第n-1个改进D触发器的输入端相连，第N个改进D触发器的输入端连接SAR ADC电源电路的输出端；

第n个动态比较器的时钟端与第n个改进D触发器的输出端相连，n取值范围为1-N；

每个动态比较器的正向输入端和负向输入端分别连接至SAR ADC模拟电路中的比较器COMP的正向输出端和负向输出端；每个动态比较器的负向输出端和正向输出端分别连接到正向数模转换器的输入端和负向数模转换器的输入端，且每个动态比较器的正向输出端与SAR ADC数字电路输出端相连；

每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端，每个改进D触发器的时钟端连接至与非门的输出端，且与非门的输入端与SAR ADC模拟电路中的比较器COMP的输出端相连；

所述第N个改进D触发器的输入端连接SAR ADC电源电路的输出端的电源端VDD，每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端的时钟信号端；

所述改进D触发器中的MOS管M5和M6采用NMOS管，且M5和M6的源极连接SAR ADC电源电路的输出端的接地端GND。

2.根据权利要求1所述的电路，其特征在于，所述动态比较器包括两个反相器INV5、INV6，7个NMOS管M7、M8、M9、M10、M15、M16、M17，4个PMOS管M11、M12、M13、M14；

其中，NMOS管M15、M16、M17的源极接SAR ADC电源电路的输出端的接地端GND，NMOS管M15的漏极与NMOS管M7和M8的源极连接，NMOS管M7的栅极接动态比较器的正向输入端DP，NMOS管M8的栅极接动态比较器的负向输入端DN，NMOS管M7、M16的漏极接M9的源极，NMOS管M8、M17的漏极接M10的源极，NMOS管M9的漏极、PMOS管M11的漏极、PMOS管M13的漏极、NMOS管M10的栅极和PMOS管M12的栅极共同接到反相器INV5的输入端，NMOS管M10的漏极、PMOS管M12的漏极、PMOS管M14的漏极、PMOS管M11的栅极和NMOS管M9的栅极共同接到反相器INV6的输入端，PMOS管M13、M14和NMOS管M15的栅极共同接动态比较器的时钟端CK，PMOS管M11、M12、M13、M14的源极共同接SAR ADC电源电路的输出端的电源端VDD，NMOS管M16的栅极接到反相器INV5的输出端连接至动态比较器的正向输出端QP，NMOS管M17的栅极接到反相器INV6的输出端连接至动态比较器的反向输出端QN。