[发明专利]一种抗闩锁装置和CMOS芯片

权利要求书

1.一种抗闩锁装置，其特征在于，所述抗闩锁装置串接在受控电路与电源输入端口之间的电源通路中，所述抗闩锁装置包括：带第一开关的第一电阻、带第二开关的第二电阻、比较器以及逻辑控制电路；

所述第一电阻与所述第二电阻并联后，串联在所述受控电路与所述电源输入端口之间的电源通路中；其中，所述第一电阻与所述第二电阻并联后存在第一并联节点以及第二并联节点，所述第一并联节点与所述电源输入端口连接，所述第二并联节点与所述受控电路连接；

所述比较器的第一输入端连接在所述第二并联节点与所述受控电路之间的电源通路中；所述比较器的第二输入端接参考电压；所述比较器的输出端与所述逻辑控制电路连接；

所述逻辑控制电路分别与所述第一开关、所述第二开关连接，控制所述第一开关、第二开关断开或闭合；

所述比较器比较所述第一输入端电压与所述参考电压的大小，并依据比较结果输出电平信号至所述逻辑控制电路；其中，所述受控电路发生闩锁时，所述电平信号为低电平信号；

所述逻辑控制电路依据所述电平信号以及时钟信号，控制所述第一开关以及所述第二开关断开或闭合。

2.根据权利要求1所述的抗闩锁装置，其特征在于：所述逻辑控制电路包括：第一逻辑控制单元以及第二逻辑控制单元；

所述第一逻辑控制单元的两个输入端分别与时钟信号发生器以及所述比较器的输出端连接；所述第一逻辑控制单元的输出端与所述第二开关连接；

所述第二逻辑控制单元的两个输入端分别与时钟信号发生器以及所述比较器的输出端连接；所述第二逻辑控制单元的输出端与所述第一开关连接。

3.根据权利要求2所述的抗闩锁装置，其特征在于：

当所电平信号与所述时钟信号均为低电平信号时，所述第二开关断开，所述第一开关闭合；当所述电平信号或所述时钟信号之一为低电平信号时，所述第一开关、所述第二开关均闭合。

4.根据权利要求2或3所述的抗闩锁装置，其特征在于，所述逻辑控制电路还包括：计数器；

所述计数器的两个输入端分别与所述时钟信号发生器以及所述比较器的输出端连接；所述计数器的输出端与所述第一开关连接；

当所述计数器接收到连续预设数量个低电平信号时，所述计数器输出低电平信号断开所述第一开关。

5.根据权利要求1所述的抗闩锁装置，其特征在于，所述逻辑控制电路包括：依次级联的第一触发器、第二触发器、第三触发器以及第四触发器，第一非门、第二非门、第一与门、第二与门以及或非门；

所述第一触发器、所述第二触发器、所述第三触发器以及所述第四触发器的各第一输入端均与所述时钟信号发生器的输出端连接；

所述第一与门的输出端与所述第二开关连接，所述第一与门的第一输入端与所述第一非门串联后接入所述第一触发器与所述第二触发器的连接电路中，所述第一与门的第二输入端接入所述第二触发器与所述第三触发器的连接电路中；所述或非门串联在所述第三触发器与所述第四触发器间的连接电路中，所述或非门的另一输出端与所述时钟信号发生器的输出端连接；所述或非门的输出端与所述第二与门的第一输入端连接；

所述第二与门的第二输入端与所述第二非门串联后与所述第四触发器的输出端连接；所述第二与门的输出端与所述第一开关连接。

6.根据权利要求1所述的抗闩锁装置，其特征在于，所述抗闩锁装置还包括：电容；

所述电容连接在受控电路与所述第二并联节点之间的电源通路中，所述电容与所述受控电路并联。

7.根据权利要求6所述的抗闩锁装置，其特征在于：

在所述受控电路未发生闩锁的状态下，所述受控电路的工作电流值在预设时间内的增量超出预设值时，所述电容为所述受控电路供给电流。

8.根据权利要求1所述的抗闩锁装置，其特征在于，所述参考电压小于电源电压，且大于所述受控电路正常工作时的瞬时电压。

9.一种CMOS芯片，其特征在于，所述芯片包含权利要求1-8中任意一项所述的抗闩锁装置。