[发明专利]集成电路装置

说明书

埋藏内连接线的各种具体例是在此被揭露。在一具体例中，一种集成电路装置包含设置在基材上的鳍片。鳍片包含主动装置。多个隔离特征是设置在基材上且在主动装置之下。内连接是设置在基材上且在多个隔离特征之间，以使内连接是在多个隔离特征的最高表面之下。内连接是电性耦合至主动装置。在一些此具体例中，主动装置的栅极堆叠是设置在主动装置的通道区域上，且主动装置的栅极堆叠是电性耦合至内连接。在一些此具体例中，源极/漏极接触窗是电性耦合至主动装置的源极/漏极区域，且源极/漏极接触窗是电性耦合至内连接。

技术领域

本揭露是关于一种集成电路装置，特别是关于一种包含埋藏内连接线的集成电路装置。

背景技术

为了追求较高装置密度、较高效能及较低成本，半导体产业已发展至纳米科技制程节点。除了仅缩小装置外，电路设计者追求新颖的结构，以提供更佳的效能。一种解决方法是三维设计的发展，例如鳍式场效晶体管(Fin Field-Effect Transistor，FinFET)。FinFET被想象成典型的平面装置突出基材到栅极中。一种例示FinFET是以薄的鳍片(或鳍片结构)从基材向上延伸。场效晶体管的通道区域是形成在垂直的鳍片内，而栅极是提供在鳍片的通道区域上(即环绕)。覆盖栅极在鳍片周围增加通道区域与栅极之间的接触面积，且使栅极得以自多个侧边控制通道。这可在许多方式中发挥功效，且在一些应用中，FinFETs提供减少的短通道效应、减少的漏电及较高的电流。换言之，他们比平面装置更快、更小且更有效率。

为了电性耦合FinFETs及其他装置，集成电路可包含具有一或多层导电线的内连接结构，且此或此些导电线电性耦合至此些装置。整体的电路尺寸及效能是取决于导电线及电路装置的数量及尺寸。

发明内容

本揭露的一态样是提供一种装置，装置包含设置在基材上的鳍片，且鳍片包含主动装置。多个隔离特征是设置在基材上且在主动装置之下。内连接是设置在基材上且介于多个隔离特征之间，以使内连接是在多个隔离特征的最高表面之下。内连接是电性耦合至主动装置。

附图说明

根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。

图1是绘示根据本揭露的各种态样的工件的一部分的透视图；

图2A及图2B是绘示根据本揭露的各种态样的具有埋藏内连接线的工件的制造方法的流程图；

图3A是绘示根据本揭露的各种态样的在具有埋藏内连接线的工件的制造方法的一阶段的工件的透视图；

图3B及图4至图11是绘示根据本揭露的各种态样的在具有埋藏内连接线的工件的制造方法的各阶段的工件沿着通道区域的剖面图；

图12是绘示根据本揭露的各种态样的在具有埋藏内连接线的工件的制造方法的一阶段的工件的透视图；

图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A及图21A是绘示根据本揭露的各种态样的在具有埋藏内连接线的工件的制造方法的各阶段的工件沿着通道区域的剖面图；

图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B及图21B是绘示根据本揭露的各种态样的在具有埋藏内连接线的工件的制造方法的各阶段的工件沿着源极/漏极特征的剖面图；

图17C是绘示根据本揭露的各种态样的在具有埋藏内连接线的工件的制造方法的一阶段的工件的透视图。

具体实施方式