[发明专利]多重图案化参数的测量

说明书

本发明实施例涉及多重图案化参数的测量。本发明呈现用于评估多重图案化工艺的性能的方法和系统。测量经图案化结构且确定特征化由所述多重图案化工艺引起的几何误差的一或多个参数值。在一些实例中，测量单个图案化目标和多重图案化目标，所收集数据拟合到经组合测量模型，且基于所述拟合确定指示由所述多重图案化工艺引起的几何误差的结构参数的值。在一些其它实例中，收集并分析具有不同于零的衍射级的光以确定指示由多重图案化工艺引起的几何误差的结构参数的值。在一些实施例中，收集不同于零的单个衍射级。在一些实例中，设计度量目标以增强以不同于零的级衍射的光。

本申请是申请日为2014年12月23日，申请号为“201480070716.7”，而发明名称为“多重图案化参数的测量”的申请的分案申请。

相关申请案的交叉参考

本专利申请案根据35U.S.C.§119主张2013年12月23日申请的标题为“用于测量多重图案化的参数的方法和设备(Method and Apparatus for Measuring Parameters ofMultiple Patterning)”的第61/920,462号美国临时专利申请案的优先权，所述申请案的全部内容以引用的方式并入本文。

技术领域

所述实施例涉及度量系统和方法，且更具体地涉及用于特征化由多重图案化工艺产生的结构尺寸的参数的改进测量的方法和系统。

背景技术

半导体装置(例如逻辑和存储器装置)通常通过应用到样品的一系列处理步骤来制造。通过这些处理步骤形成半导体装置的各种特征和多个结构层级。例如，光刻尤其是一种涉及在半导体晶片上产生图案的半导体制造工艺。半导体制造工艺的额外实例包含，但不限于，化学机械抛光、蚀刻、沉积和离子植入。多个半导体装置可制造在单个半导体晶片上且接着分离为个别半导体装置。

对于给定光刻系统，现在通常采用多重图案化技术来增加印刷到半导体晶片上的特征的分辨率。图1A到1D描绘通常称为光刻-蚀刻-光刻-蚀刻(LELE)工艺的双重图案化光刻(DPL)技术。图1A描绘硅基层10、界面层(例如二氧化硅)、装置层12、硬掩模层13、牺牲层14和由光刻图案化步骤造成的图案化抗蚀剂层15。图1A中描绘的结构接着经历导致图1B中说明的结构的曝光和蚀刻步骤。在这个结构中，抗蚀剂层15的图案已有效地转印到硬掩模层13。牺牲层14和经图案化抗蚀剂层15都已被移除。采用多个沉积和光刻步骤来达成图1C中说明的结构。图1C说明建立在硬掩模层13的顶部上的另一个牺牲层16和图案化抗蚀剂层17。图案化抗蚀剂层17包含具有与第一图案化抗蚀剂层15相同且也与蚀刻到硬掩模层13中的图案相同的间距的图案。然而，图案化抗蚀剂层17与硬掩模层13的图案偏移达图案化抗蚀剂层17的间距的一半。图1C中描绘的结构接着经历导致图1D中说明的结构的曝光和蚀刻步骤。在这个结构中，抗蚀剂层17的图案已有效地转印到硬掩模层13。牺牲层16和图案化抗蚀剂层17都已被移除。图1D说明蚀刻到硬掩模13中的图案，所述图案是由光刻系统的掩模产生的图案化抗蚀剂层15和17的间距的两倍。

图1D还描绘非优化DPL工艺的效应。理想地，双重图案化结构的标称间距应为恒定值P。然而，由于DPL工艺中的缺陷，所得结构的间距可由于光栅非均匀性而依据位置变化。这通常称为“间距走线(pitch walk)”。偏离标称间距P的变动被描绘为图1D中的ΔP。在另一个实例中，每一所得结构的临界尺寸应为相同标称值CD。然而，由于DPL工艺中的缺陷，所得结构的临界尺寸(例如，中间临界尺寸、底部临界尺寸等等)可依据位置而变化。偏离临界尺寸CD的变动被描绘为图1D中的ΔCD。

间距走线和ΔCD是由DPL工艺中的缺陷(例如两个光刻层之间的错位、光刻工艺的聚焦和曝光的非均匀性、掩模图案误差等等)引起的示范性几何误差。间距走线和ΔCD都引入大于预期的单位晶胞。虽然特别描述间距走线和ΔCD，但是也可预期其它多重图案化误差。