[发明专利]半导体器件

说明书

相关申请的交叉引用

包括说明书、附图以及摘要的2016年9月28日提交的日本专利申请No.2016-189280的公开内容通过引用整体并入本文。

技术领域

本发明涉及一种半导体器件，且更特别地涉及一种在其中堆叠多个半导体芯片的半导体器件中使用的半导体芯片。

背景技术

近年来，已经提出使用其中堆叠的半导体芯片置于一个封装体中且堆叠的半导体芯片通过贯穿半导体衬底的直通硅通孔耦合的多层半导体器件。这种多层半导体器件的一个示例公开于日本专利No.5654855的公开本中。

日本专利No.5654855的公开本中描述的半导体器件包括多个堆叠的存储器芯片，其中每个存储器芯片包括多个存储体(bank)、分别分配给存储体的多个读取/写入总线、以及分别分配给读取/写入总线的贯穿存储器芯片的多个直通硅通孔。对于存储器芯片的直通硅通孔来说，从堆叠方向观察位于相同位置的直通硅通孔通常耦合在存储器芯片间，且响应于存取请求，存储器芯片每个同时激活在堆叠方向上观察位于不同位置处的存储体，因此通过从堆叠方向观察位于不同位置处的直通硅通孔同时执行数据的输入和输出。

发明内容

在多层半导体器件中，形成在每个芯片上方的驱动电路通过驱动堆叠方向上的信号路径中固有的寄生电容而在半导体芯片之间发送和接收信号。为此，在多层半导体器件中，根据堆叠方向上的信号路径中固有的寄生电容的幅值确定驱动电路的驱动能力和半导体器件的操作速度。换言之，为了提高多层半导体器件的各种性能方面，例如功耗和操作速度，必须减小堆叠方向上的信号路径中固有的寄生电容。本说明书和附图中的以下详细说明将使本发明的上述和进一步的目的和新颖特征更加全面地显露。

根据本发明的一个方面，提供一种具有堆叠在基底芯片上的半导体芯片的半导体器件，其中堆叠芯片包括作为第一组的n个直通硅通孔以及作为第二组的m个直通硅通孔。通过移位循环法耦合第一组的n个直通硅通孔，其中下部芯片的第1至第(n-1)个直通硅通孔分别与上部芯片的第2至第n个直通硅通孔耦合，以及下部芯片的第n个直通硅通孔与上部芯片的第1个直通硅通孔耦合，且通过移位循环法耦合第二组的m个直通硅通孔，其中下部芯片的第1至第(m-1)个直通硅通孔分别与上部芯片的第2至第m个直通硅通孔耦合，以及下部芯片的第m个直通硅通孔与上部芯片的第1个直通硅通孔耦合。n和m被设定为仅具有一个公约数。通过经由第一组的直通硅通孔传输的第一选择信号以及经由第二组的直通硅通孔传输的第二选择信号的组合控制堆叠半导体芯片的激活。

根据本发明，所述半导体器件可减小半导体芯片的堆叠方向上形成的信号路径中固有的寄生电容。

附图说明

图1是说明根据本发明第一实施例的半导体器件的堆叠的芯片的视图；

图2是说明根据第一实施例的存储器芯片的构成的框图；

图3是说明根据第一实施例的直通硅通孔怎样与存储器芯片中的焊盘耦合的存储器芯片的截面图；

图4是说明根据第一实施例的半导体器件中的信号路径的视图；

图5是说明在根据第一实施例的半导体器件中怎样选择要被激活的芯片的表；

图6是根据第一实施例的半导体器件的基底芯片的框图；

图7是说明根据第一实施例的半导体器件中的存储器芯片的芯片选择电路的框图；

图8是说明根据比较例的半导体器件中的信号路径的图；

图9是根据比较例的半导体器件中的基底芯片的框图；

图10是说明根据比较例的半导体器件中的存储器芯片的芯片选择电路的框图；

图11是说明根据本发明第二实施例的半导体器件中的信号路径的图；

图12是说明根据第二实施例的半导体器件的芯片选择电路的框图；以及

图13是说明根据本发明第三实施例的半导体器件中的信号路径的图。

具体实施方式

为了使得说明清楚，适当以简化或示意性形式对以下说明书和附图进行说明。在附图中，相同的元件由相同参考符号制定且根据需要省略相同元件的重复说明。

第一实施例