[发明专利]一种顶层选择栅切线的刻蚀工艺方法

说明书

本发明提供了一种顶层选择栅切线的刻蚀工艺方法，通过将顶层选择栅切线刻蚀工艺步骤前置，设置在ON堆叠结构形成之后、台阶结构形成之前，而由于ON堆叠结构刚形成之后核心存储区域较为平坦，核心存储区与边缘区、晶圆中心和边缘之间厚度的差距＜这使得随后进行的顶层选择栅切线刻蚀工艺的精度更容易控制这就避免台阶结构形成以及化学机械研磨工艺(CMP)产生的难以避免的表面高度差导致的顶层选择栅切线刻蚀精度难以控制而造成对下层氮化硅不期望的破坏，从而使得后续的钨栅的成形精度更高，因此产品具有更好的电阻性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构的制作方法，具体为一种避免在进行顶层选择栅切线刻蚀时破坏氮化硅层的刻蚀工艺方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，3D NAND以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的的存储器，已经成为新兴存储器设计和生产的主流工艺。

同时，在目前的3D NAND结构中，是通过将存储器单元三维地布置在衬底之上来提高集成密度、其中沟道层垂直竖立在衬底上，栅极分为下层选择栅极、中层控制栅极以及顶层选择栅极(Top Select Gate)三部分，通过将栅极信号分布在三组栅电极中以减小信号之间的串扰。具体地，上层和下层的器件用作选择晶体管——栅极高度/厚度较大的垂直MOSFET，栅极介质层为常规的单层高k材料；中层的器件用作存储单元串，栅极高度/厚度较小，栅极介质层为隧穿层、存储层、阻挡层的堆叠结构。

其中，通常在指存储区的中部设置有顶层选择栅切线(Top Select Gate Cut)，以将指存储区的顶层选择栅(Top Select Gate)分割为两部分，并且顶层选择栅切线通常由氧化物材料形成，并且采用原子层沉积工艺(ALD)制备。通常是采用顶层选择栅切线(TopSelect Gate Cut)的刻蚀工艺，将ON堆叠顶层的2-3层(2-3Tiers)刻蚀掉，作为阻挡(Block)沟道，具体的制备工艺流程包括如下步骤(参见图1a-1f)：

S1：形成多层堆叠结构，参见图1a，首先，提供衬底10，所述衬底表面形成有多层交错堆叠的层间介质层20及牺牲介质层30，所述牺牲介质层30形成于相邻的层间介质层20之间；所述层间介质层20一般为氧化硅，所述牺牲介质层30，从而形成ON堆叠结构(ONStacks)；

S2：形成堆叠结构的台阶结构，参见图1b，形成台阶结构的工艺可采用现有技术中的常用工艺；

S3：沉积插塞氧化物层，参见图1c，首先是沉积插塞氧化物层以覆盖所述台阶结构，然后采用化学机械研磨工艺(CMP)平坦化所述插塞氧化物层；

S4：为形成顶层选择栅切线(Top Select Gate Cut)进行光刻，具体参见图1d，首先，在平坦化的插塞氧化物层表面形成复合硬掩模层40，所述应掩模层包括依次形成的无定形碳层(A-C)41、无定形碳层(A-C)表面形成的SiON层42和SiON层表面形成的光刻胶层43；然后在需要形成选择栅切线(Top Select Gate Cut)的位置实施光刻以去除相应位置的所述光刻胶层43以形成光刻沟道50；

S5：为形成顶层选择栅切线(Top Select Gate Cut)进行刻蚀，参见图1e，具体为，采用常规的刻蚀工艺，沿所述光刻沟道50向下刻蚀形成顶层选择栅切线(Top Select GateCut)沟道60，并去除复合硬掩模层以露出插塞氧化物层表面；