[发明专利]存储器装置的行解码器

说明书

本发明提供一种存储器装置的行解码器，包括第一选择电路、第二选择电路与解码电路。第一选择电路、第二选择电路与存储器装置中的存储器阵列相互串叠。解码电路接收包括第一子地址与第二子地址的行地址。解码电路基于第一子地址与第二子地址产生用以控制第一选择电路与第二选择电路的第一解码数据与第二解码数据。解码电路中的第一解码器将第一子地址解码成第一解码数据，且第一解码数据响应于第二子地址中的第一预设比特的改变而被反转。

技术领域

本发明涉及一种存储器装置的解码技术，尤其涉及一种存储器装置的行解码器。

背景技术

一般而言，存储器装置可通过行解码器与列解码器来选取存储器阵列中的存储单元，以对所选取的存储单元进行读取操作、验证操作或是编程操作。此外，在进行读取操作、验证操作或是编程操作的期间，存储器装置中的控制逻辑电路会连续地累加存储单元的行地址，以针对存储器阵列中的预设区块进行对应的操作。

现有的行解码器可将行地址解码成第一至第三解码数据，以分别控制其内部的第一至第三选择电路。此外，在处理连续累加的行地址的过程中，现有的行解码器所解码出的解码数据往往会出现多次的同时转态。举例来说，就现有的行解码器而言，当行地址从{000000}逐一累加至{111111}的过程中，第一至第三解码数据同时发生转态的次数为4，且第一至第三解码数据中的两解码数据同时发生转态的次数为12。然而，当解码数据的状态同时改变时，则代表第一至第三选择电路中越多的开关同时被切换。因此，当解码数据同时出现转态的次数越多时，则将导致越多的电力开关损耗，进而增加行解码器的电力消耗，并降低行解码器的解码速度。更甚者，还可能会使解码数据无法于约定时间内完成转态，而导致行解码器的失效，进而降低行解码器的可靠度。

发明内容

本发明提供一种存储器装置的行解码器，其解码电路中的第一解码器可依据第二子地址中的第一预设比特将第一子地址解码成第一解码数据。藉此，将可降低行解码器的电力消耗，并有助于增加行解码器的解码速度与可靠度。

本发明的存储器装置的行解码器，包括第一选择电路、第二选择电路与解码电路，且解码电路包括第一解码器。第一选择电路、第二选择电路与存储器装置中的存储器阵列相互串叠。解码电路电性连接第一选择电路与第二选择电路，并接收包括第一子地址与第二子地址的行地址。解码电路基于第一子地址产生用以控制第一选择电路的第一解码数据，并基于第二子地址产生用以控制第二选择电路的第二解码数据。第一解码器将第一子地址解码成第一解码数据，且第一解码数据响应于第二子地址中的第一预设比特的改变而被反转。

在本发明的一实施例中，上述的存储器装置的行解码器还包括第三选择电路。其中，第三选择电路电性连接解码电路且通过第二选择电路电性连接第一选择电路。行地址还包括第三子地址，且第一预设比特为第二子地址的最低有效比特。解码电路更基于第三子地址产生用以控制第三选择电路的第三解码数据。解码电路还包括第二解码器与第三解码器。第二解码器将第二子地址解码成第二解码数据。第三解码器将第三子地址解码成第三解码数据。

基于上述，本发明的行解码器中的解码电路可接收包括第一子地址与第二子地址的行地址。此外，解码电路中的第一解码器可将第一子地址解码成第一解码数据，且第一解码数据响应于第二子地址中的第一预设比特的改变而被反转。藉此，将可降低行解码器的电力消耗，并有助于增加行解码器的解码速度与可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为依据本发明的一实施例的存储器装置的示意图。

图2为依据本发明的一实施例的行解码器的部分示意图。

图3为依据本发明的一实施例的解码电路的真值表。

图4为依据本发明的一实施例的第一解码器的示意图。