[发明专利]用于外积累加操作的处理器和方法

权利要求书

1.一种用于将多个n个乘数操作数中的每一个与多个n个被乘数操作数中的每一个相乘的处理器，每个乘数操作数具有b位的位宽度，并且具有r位的总宽度，其中r＝n*b，每个被乘数操作数具有b位的位宽度，并且具有r位的总宽度，其中r＝n*b，所述处理器包括：

寄存器文件，其具有r位的位宽度；

以行和列布置的乘法器阵列，每列被耦合以接收一个乘数操作数，每行被耦合以接收一个被乘数操作数，由此每个乘法器接收乘数操作数和被乘数操作数并将它们相乘以提供具有大于r位的总位宽度的多个n²个乘法结果；

以行和列布置的加法器阵列，每个加法器耦合到对应的乘法器；

以行和列布置的累加器阵列，每个累加器耦合到对应的加法器；并且

其中将来自每个乘法器的乘法结果与存储在所述累加器中的任何先前的乘法结果相加，并提供给所述对应的累加器，从而提供累加结果。

2.如权利要求1所述的处理器，其中单个指令致使所述处理器执行所述操作数的乘法和所述乘法的累加。

3.如权利要求1所述的处理器，其中所述累加器保留呈冗余形式的值。

4.如权利要求1所述的处理器，其还包括输出级阵列，每个输出级耦合到所述对应的累加器，以便在从所述处理器传送所述累加结果之前存储所述累加结果。

5.如权利要求4所述的处理器，其还包括切换电路阵列，所述切换电路阵列耦合在每个累加器与其对应的输出级之间，用于控制提供给所述输出级的数据。

6.如权利要求5所述的处理器，其中所述切换电路使得来自所述阵列中的另一个累加器的数据能够被提供给所述输出级。

7.如权利要求4所述的处理器，其还包括以行和列布置的附加数据处理电路阵列，所述附加数据处理电路耦合在每个累加器与对应的输出级之间，所述附加数据处理电路用于对所述累加器中的数据执行进一步的操作。

8.如权利要求7所述的处理器，其中所述附加数据处理电路提供以下各项中的至少一项：所述累加器中的所述数据的一部分的提取、所述累加器中的所述数据的舍入、或所述累加器中的所述数据的函数应用。

9.如权利要求4所述的处理器，其还包括耦合到所述阵列的至少一个数据处理电路，当将所述数据从所述累加器转出所述阵列时，所述至少一个数据处理电路提供以下各项中的至少一项：所述累加器中的所述数据的一部分的提取、所述累加器中的所述数据的舍入、或所述累加器中的所述数据的函数应用。

10.如权利要求9所述的处理器，其中所述至少一个数据处理电路包括多个数据处理电路，每个数据处理电路耦合到所述阵列中的少于所有累加器的子集。

11.在一种用于将多个n个乘数操作数中的每一个与多个n个被乘数操作数中的每一个相乘的处理器中，每个乘数操作数具有b位的位宽度，并且具有r位的总宽度，其中r＝n*b，每个被乘数操作数具有b位的位宽度，并且具有r位的总宽度，其中r＝n*b，所述处理器的分块包括：

乘法器，其被耦合以接收多个n个乘数操作数之一以及多个n个被乘数操作数之一，并且将它们相乘以提供具有大于r位的位宽度的乘法结果；

加法器，其耦合到所述乘法器；以及

累加器，其耦合到所述加法器；以及

其中来自所述乘法器的所述乘法结果被提供给所述加法器，并且与存储在所述累加器中的任何先前的乘法结果相加，从而提供累加结果。

12.如权利要求11所述的分块，其还包括输出级，所述输出级耦合到所述累加器以存储所述累加结果。

13.如权利要求12所述的分块，其还包括切换电路，所述切换电路耦合在所述累加器与所述输出级之间，用于选择将要提供给所述输出级的数据。

14.如权利要求13所述的分块，其中所述切换电路使得来自另一个分块的数据能够被提供给所述输出级。