[发明专利]包括电介质层的半导体器件

权利要求书

1.一种用于三维存储器的半导体器件，包括：

堆叠结构，包括交替堆叠在基板上的导电图案和层间绝缘层；以及

竖直结构，设置在穿过所述堆叠结构的孔中，

其中所述竖直结构包括：

绝缘芯图案；

半导体层，设置在所述绝缘芯图案的侧表面上；以及

电介质结构，在所述半导体层和所述堆叠结构之间，

其中所述电介质结构包括隧道氧化物层、电荷俘获层和阻挡层，

其中所述电荷俘获层设置在所述隧道氧化物层和所述阻挡层之间，其中所述隧道氧化物层在所述电荷俘获层和所述半导体层之间，

其中所述竖直结构包括具有第一宽度的下部区域和具有大于所述第一宽度的第二宽度的上部区域，以及

其中所述隧道氧化物层、所述电荷俘获层和所述阻挡层中的两个层的所述下部区域中的下部厚度与所述上部区域中的上部厚度的各自的比值彼此不同，以及

其中所述电荷俘获层的所述上部区域中的上部厚度小于所述电荷俘获层的所述下部区域中的下部厚度，所述隧道氧化物层和所述阻挡层中的一个或两者的在所述上部区域中的上部厚度大于其在所述下部区域中的下部厚度。

2.根据权利要求1所述的半导体器件，其中所述阻挡层的所述上部区域中的上部厚度大于所述阻挡层的所述下部区域中的下部厚度。

3.根据权利要求1所述的半导体器件，其中所述堆叠结构的所述导电图案包括多个单元栅电极，

所述竖直结构的所述上部区域邻近所述多个单元栅电极当中的最上面的单元栅电极，并且

所述竖直结构的所述下部区域邻近所述多个单元栅电极当中的最下面的单元栅电极。

4.一种用于三维存储器的半导体器件，包括：

基板；

堆叠结构，包括交替地堆叠在所述基板上的导电图案和层间绝缘层；以及

竖直结构，设置在穿过所述堆叠结构的孔中，

其中所述竖直结构包括：

绝缘芯图案；

半导体层，设置在所述绝缘芯图案的侧表面上；

电介质结构，在所述半导体层和所述堆叠结构之间；以及

垫，设置在所述绝缘芯图案上并且连接到所述半导体层，

其中所述电介质结构包括隧道氧化物层、电荷俘获层和阻挡层，

其中所述电荷俘获层设置在所述隧道氧化物层和所述阻挡层之间，其中所述隧道氧化物层在所述电荷俘获层和所述半导体层之间，

其中所述竖直结构包括下部区域和在所述下部区域上的上部区域，所述上部区域具有比所述下部区域的宽度大的宽度，

其中所述堆叠结构的所述导电图案包括多条字线，

其中所述竖直结构的所述上部区域与所述多条字线当中的最上面的字线相邻，

其中所述竖直结构的所述下部区域与所述多条字线当中的最下面的字线相邻，

其中所述电荷俘获层和所述阻挡层的所述下部区域中的下部厚度与所述上部区域中的上部厚度的各自的比值彼此不同，以及

其中所述电荷俘获层和所述阻挡层中的一个在所述下部区域中具有比在所述上部区域中的上部厚度大的下部厚度，并且所述电荷俘获层和所述阻挡层中的另一个在所述下部区域中具有比在所述上部区域中的上部厚度小的下部厚度。

5.根据权利要求4所述的半导体器件，其中所述电荷俘获层的所述上部区域中的上部厚度小于所述电荷俘获层的所述下部区域中的下部厚度，以及

其中所述阻挡层的所述上部区域中的上部厚度大于所述阻挡层的所述下部区域中的下部厚度。

6.根据权利要求4所述的半导体器件，其中所述隧道氧化物层的所述上部区域中的上部厚度大于所述隧道氧化物层的所述下部区域中的下部厚度，以及

其中所述隧道氧化物层接触所述电荷俘获层和所述半导体层。

7.根据权利要求4所述的半导体器件，其中所述电荷俘获层的所述上部区域中的上部厚度大于所述电荷俘获层的所述下部区域中的下部厚度，以及

其中所述阻挡层的所述上部区域中的上部厚度小于所述阻挡层的所述下部区域中的下部厚度。