[发明专利]一种基于FPGA实现伺服转角简谐运动的系统以及方法

权利要求书

1.一种基于FPGA实现伺服转角简谐运动的系统，其特征在于，包括：分频器模块、时间计数模块、方向模块、拨码开关控制模块、ROM1存储模块、ROM2存储模块、LED显示模块；所述ROM1模块中存储时间数据；所述ROM2模块存储与所述ROM1模块数据对应的方向数据；所述分频器模块将系统时钟分频，为所述时间计数模块提供计数时钟频率；所述时间计数模块在计数到所述ROM1模块中获取的时间数据及拨码开关的值整合后的时间数据时，发送脉冲信号到伺服电机，并且驱动所述LED显示模块进行显示；所述方向模块发送对应所述ROM1模块中地址的方向信号，其中方向数据来源于所述ROM2模块；所述拨码开关控制模块作用于所述时间计数模块以控制合成不同频率简谐波；

三个拨码开关SW2、SW1、SW0，分别与FPGA开发板上W13、P15、G15引脚相连；SW2、SW1、SW0的逻辑位的值转换成十进制即为拨码开关的值s；最小的值二进制001对应十进制1，最大111对应十进制7；

FPGA的PMOD中的3.3v与伺服电机驱动器的PULSE1和SIGN1相连，为伺服电机提供3.3v电源；FPGA的PMOD中的GND与伺服电机驱动器GND相连；FPGA的PMOD中的一个端口输出脉冲信号pulse与伺服电机驱动器PULSE2相连，为伺服电机提供脉冲信号；FPGA的PMOD中的一个端口输出方向信号DIR与伺服电机驱动器SIGN2相连，为伺服电机提供方向信号。

2.一种基于FPGA实现伺服转角简谐运动的方法，该方法通过权利要求1所述的系统实现的，其特征在于，包括如下步骤：

步骤S1：ROM模块进行存储数据，上位机对叠加简谐波在幅值上进行N等分分割后，在ROM1中存储分割得到的4N个时间数据，ROM2存储对应ROM1中时间数据的方向数据；

步骤S2：拨码开关控制模块进行系统复位，ROM1取值地址及其他计数器的值置零；

步骤S3：分频器模块进行系统时钟的分频，以此使拨码开关控制模块得到原合成简谐运动的倍频及其分频的合成简谐运动；

步骤S4：时间计数模块根据所述拨码开关的值以及从所述ROM1模块中读取的时间数据进行计数，使时间计数模块取得的时间数据变为其倍数或分数，以此改变合成简谐运动，计数时间到时发送脉冲信号，其中计数频率采用所述分频器分频后的频率；

步骤S5：时间计数模块中计数时间到时，如果ROM1的地址没到地址最大值则加1，否则置零；

步骤S6：时间计数模块到达计数时间时，方向模块读取ROM2的方向数据，方向数据在ROM2中的地址与当前ROM1的地址对应；

步骤S7：通过4个LED观察方向模块的输出、拨码开关控制模块的输入，其中一个LED指示方向模块中输出的方向信号，随着方向改变而亮灭；其他三个LED指示输入的拨码开关逻辑位的状态。

3.根据权利要求2所述的基于FPGA实现伺服转角简谐运动的方法，其特征在于，步骤S1中，ROM模块进行数据的采集是利用MATLAB完成的，通过定间距采集时间数据和通过对定间距采集方向的数据进行求导，再通过数据整理、优化，使之能被FPGA计数器匹配，同时设计并初始化ROM用于存储数据。

4.根据权利要求2所述的一种基于FPGA实现伺服转角简谐运动的方法，其特征在于，在步骤S4中，计数模块有下述公式：T_n×s＝N×f，其中，T_n表示ROM1中地址为n的时间数据，s为拨码开关的值，N为步骤S4中计数器计数的个数，f为步骤S3获得的分频后的频率。