[发明专利]一种提高雪崩耐量的屏蔽栅VDMOS器件

说明书

本发明涉及功率半导体器件技术领域，具体涉及到一种屏蔽栅VDMOS器件。本发明提供一种提高雪崩耐量的屏蔽栅VDMOS器件，在现有屏蔽栅VDMOS器件中，通过改变屏蔽栅VDMOS器件槽栅旁第一导电类型半导体掺杂漂移区的掺杂浓度来限定雪崩击穿点的位置，具体的为降低第二导电类型半导体体区下第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅顶部(第二导电类型半导体体区附近)的电场降低，并且降低槽栅底部第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅底部的电场提高。最终使器件的雪崩击穿发生在槽底，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。

技术领域

本发明属于功率半导体技术领域，涉及一种屏蔽栅VDMOS器件。

背景技术

为了提高DMOS的性能，国内外提出了浮岛单极器件和屏蔽栅(Split-gate)等新型结构。浮岛单极器件通过在N-外延层中增加P型分压岛，从而漂移区的最大电场被分成两部分，在同样的外延层掺杂浓度下，击穿电压可以有所上升。而屏蔽栅VDMOS可利用其第一层多晶层(Shield)作为“体内场板”来降低漂移区的电场，所以屏蔽栅VDMOS通常具有更低的导通电阻和更高的击穿电压。

非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)通常被认为是功率DMOS在系统应用中所能遭遇的最极端电应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。特别是在高频开关和汽车电子等特殊工作环境下，UIS过程中由于雪崩耐量低导致的器件失效已成为功率DMOS最主要的安全杀手，这种失效带来的损伤通常也是不可修复的。因此，雪崩耐量是衡量功率DMOS抗UIS能力的重要参数。

提高屏蔽栅器件的抗UIS失效能力，目前普遍采用的方法是像普通功率DMOS一样，通过减小寄生BJT管的基区电阻来抑制其开启。同样，这样的解决办法依然无法完全杜绝寄生BJT管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大DMOS器件的阈值电压(沟道开启电压)。

发明内容

针对上述问题，本发明提供一种提高雪崩耐量的屏蔽栅VDMOS器件，在现有屏蔽栅VDMOS器件中，通过改变屏蔽栅VDMOS器件槽栅旁第一导电类型半导体掺杂漂移区的掺杂浓度来限定雪崩击穿点的位置，具体的为降低第二导电类型半导体体区下第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅顶部(第二导电类型半导体体区附近)的电场降低，并且降低槽栅底部附近第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅底部的电场提高。最终使器件的雪崩击穿发生在槽底，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。

本发明技术方案如下：