[发明专利]一种高带宽下提高DDR RAM接口带宽的FPGA实现方法

权利要求书

1.一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，包括以下步骤：

1）根据输入数据的位宽，计算需要并行级联的DDR RAM数量X：当输入数据的位宽为M比特，单个DDR MIG的数据位宽为N比特，其中MN，DDR的数量X的计算方法为：

M/N可以整除，X＝M/N；

M/N不可以整除，X＝M/N+1；

2）采用FPGA设计用于提高DDR RAM的接口带宽的mController，包括：

2.1）生成刷新ZQ模块Generate Refresh ZQ，用于多个DDR RAM之间周期刷新和ZQ同步；

2.2）生成写命令模块Generate Write command，生成DDR RAM写命令，用于对X个DDRRAM并行级联的写地址统一管理；

2.3）生成读命令模块Generate Read command，生成DDR RAM读命令，用于对X个DDR并行级联的读地址统一管理；

2.4）读同步判断模块Read Synchronous judge，用来同步对齐X个DDR RAM返回的X组数据，对齐后组合成一组数据输出；所述步骤2.4）具体包括：

2.4.1）每个DDR RAM返回的读数据先压入各自对应的读数据FIFO存储器Rd*_dat_fifo，当X个读数据FIFO存储器都非空时，数据恢复FIFO存储器Rd*_rec_fifo弹出该数据对应的读命令的序号且X个序号相等时，即X个数据已经对齐，同时把X个读数据FIFO存储器Rd*_dat_fifo的数据弹出，并且组成一个新的输出数据；

2.4.2）当Rd*_rec_fifo全部非空，并且FIFO输出口同时弹出相应读命令的X个序号不相等时，返回信号至生成读命令Generate Read command模块里暂停产生读请求，当读命令FIFO存储器Rd*_cmd_fifo都被清空后，重复步骤2.3）和步骤2.4）。

2.根据权利要求1所述的一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，所述步骤2.1）具体包括：所述生成刷新ZQ模块周期性生成自刷新请求信号和ZQ校准请求信号，为X个DDR RAM提供ZQ周期的刷新。

3.根据权利要求1所述的一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，所述步骤2.2）具体包括：

2.2.1）所述生成写命令模块Generate Write command在写入数据时，仅产生一个写地址wr_address{bank，row，col}，用于控制X个DDR RAM的写同步；

2.2.2）把输入数据分为X组新数据，din1[N-1:0]，din2[2×N-1:N].....，dinX[M-1:(X-1）×N]；

2.2.3）将X组新数据中的每一组数据连同写地址wr_address{bank，row，col}同步压入对应的写命令FIFO存储器Wr*_cmd_fifo；

2.2.4）当任意一个FIFO存储器将满时，暂停产生新的写命令。

4.根据权利要求1所述的一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，所述步骤2.3）具体包括：

所述生成读命令模块Generate Read command，同一次产生的读命令，序号相等，后续且产生的读命令的序号依次递增，在将该读命令压入对应的读命令FIFO存储器Rd*_cmd_fifo的同时，把序号压入到读同步判断模块Read Synchronous judge对应的数据恢复FIFO存储器Rd*_rec_fifo里面。

5.根据权利要求1-4中任意一项所述的一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，所述步骤2）中还包括命令仲裁模块command FSM，用于仲裁读写命令的优先顺序。