[发明专利]预定数据传输、接收方法、装置、处理器及存储介质

说明书

本发明提供了一种预定数据传输、接收方法、装置、处理器及存储介质，上述预定数据传输方法包括：扩展预定数据的位宽，其中，扩展后的预定数据中包括预定标识，预定标识包括：用于数据对齐的标识，用于加解扰码初始化的标识，用于表示数据有效的标识；传输扩展后的预定数据。通过本发明，解决了相关技术中采用封装成帧的方法影响数据传输处理性能的问题，达到减少数据传输时延的效果。

技术领域

本发明涉及通信领域，具体而言，涉及一种预定数据传输、接收方法、装置、处理器及存储介质。

背景技术

在一些设备中，需要在两片现场可编程门阵列(Field－ProgrammableGateArray，简称为FPGA)之间利用串行器(SERializer，简称为Serdes)传输数据。

Serdes在接收数据、恢复时钟时，为了保证恢复时钟的正确，不允许出现长时间的连续高电平或者低电平，否则恢复时钟就无法在连续的电平中对齐相位，从而恢复时钟将会不准确。

针对Serdes的这个要求，通过Serdes传输的数据，都必须在发送前加扰，在接收之后再解扰。

而解扰处理中的解扰码必须跟加扰码保持一致并同步，否则就无法将加扰后的数据正确解扰。因此在数据传输中，必须经常发送加解扰码初始化信号，加扰码根据这个信号初始化，同时接收方的解扰码也根据此信号初始化，这样才能保证解扰码和加扰码同步，从而接收方才能正确的将被加扰数据解扰。

另一方面，Serdes之间的数据传输为串行，通过发送Serdes发出两个并行数据时，接收Serdes收到的只是连续的bit流，并不能将bit流在正确的位置分割、得到两个正确的数据。因此在发送时，需要在数据中加入对齐标识，使得接收到的数据流能被分割为正确的数据。

为了传输加解扰码的初始化信号和分割数据的对齐标识，目前的方法是，将预定数据封装成帧，插入帧头，将除帧头之外的数据加扰。由于帧头未加扰，所以解扰处理可以检测到帧头，根据帧头找到数据分割边界，并在检测到帧头时将解扰码初始化，从而实现正确的bit流分割和解扰处理。

但是，目前的这种通过封装成帧的方法，必须在数据流中不断插入帧头，而插入帧头的时候增加了延时，从而影响了数据传输处理的性能。

针对上述技术问题，相关技术中并未提出有效的解决方案。

发明内容

本发明实施例提供了一种预定数据传输、接收方法、装置、处理器及存储介质，以至少解决相关技术中采用封装成帧的方法影响数据传输处理性能的问题。

根据本发明的一个实施例，提供了一种预定数据传输方法，包括：扩展预定数据的位宽，其中，扩展后的预定数据中包括预定标识，所述预定标识包括：用于数据对齐的标识，用于加解扰码初始化的标识，用于表示数据有效的标识；传输所述扩展后的预定数据。

可选地，扩展所述预定数据的位宽包括：将所述预定数据从数据时钟域转到串行器Serdes时钟域下，并在所述Serdes时钟域下在所述预定数据中添加所述预定标识。

可选地，将所述预定数据从所述数据时钟域转到所述Serdes时钟域下，并在所述Serdes时钟域下在所述预定数据中添加所述用于表示数据有效的标识包括：利用有效valid信号将所述预定数据写入异步先进先出FIFO；在所述Serdes时钟域中对所述异步FIFO进行非空即读；在能够读取出数据时添加所述用于表示所述预定数据有效的标识，并设置所述用于表示所述预定数据有效的标识的取反，得到第一预定数据。

可选地，在所述Serdes时钟域下在所述预定数据中添加所述用于加解扰码初始化的标识包括：利用加扰码对所述第一预定数据进行加扰，并进行时钟周期的计数；在预设时钟周期内对所述加扰码进行初始化时，在所述第一预定数据中设置所述用于加解扰码初始化的标识，并设置所述用于加解扰码初始化的标识的取反，得到第二预定数据。