[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，基底上具有栅极结构，栅极结构两侧基底内具有源漏掺杂区，栅极结构露出的基底上具有层间介质层且层间介质层覆盖栅极结构顶部；在栅极结构两侧的层间介质层内形成露出源漏掺杂区的第一接触开口；形成贯穿栅极结构上方层间介质层的第二接触开口；形成第二接触开口后，对源漏掺杂区进行预非晶化注入工艺；预非晶化注入工艺后，在第一接触开口底部形成金属硅化物层；形成所述金属硅化物层后在第一接触开口内形成第一接触孔插塞，在第二接触开口内形成第二接触孔插塞。本发明可以避免形成于第一接触开口底部的无定型层在第二接触开口的形成过程中发生氧化，从而避免出现难以形成金属硅化物层的问题。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的不断发展，器件关键尺寸是不断变小，相应出现了很多问题。如接触孔插塞与源漏掺杂区之间接触电阻的增加，从而导致半导体器件的响应速度降低，信号出现延迟，驱动电流减小，进而导致半导体器件的性能退化。为了降低接触孔插塞与源漏掺杂区的接触电阻，引入了金属硅化物工艺，所述金属硅化物具有较低的电阻率，可以显著减小接触电阻，从而提高驱动电流。

随着器件关键尺寸的不断变小，采用金属硅化物工艺后，接触电阻已难以满足工艺需求，因此目前引入了预非晶化注入(Pre-amorphization Implant，PAI)工艺；通过对源漏掺杂区进行预非晶化注入，以降低所述源漏掺杂区和沟道区的肖特基势垒高度(Schottky Barrier Height，SBH)，从而减小接触电阻，进而提高驱动电流。

但是，所形成半导体结构的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，在有效降低肖特基势垒高度的同时，提高半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述栅极结构露出的基底上具有层间介质层，所述层间介质层覆盖所述栅极结构顶部；在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂区的第一接触开口；形成贯穿所述栅极结构上方层间介质层的第二接触开口；形成所述第二接触开口后，对所述源漏掺杂区进行预非晶化注入工艺；在所述预非晶化注入工艺后，在所述第一接触开口的底部形成金属硅化物层；形成所述金属硅化物层后，在所述第一接触开口内形成与所述源漏掺杂区电连接的第一接触孔插塞，在所述第二接触开口内形成与所述栅极结构电连接的第二接触孔插塞。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述栅极结构顶部具有阻挡层，所述栅极结构露出的基底上具有层间介质层，所述层间介质层覆盖所述阻挡层顶部；第一接触开口，位于所述栅极结构两侧的层间介质层内且露出所述源漏掺杂区；第二接触开口，贯穿所述栅极结构上方的层间介质层和阻挡层并露出所述栅极结构顶部；金属硅化物层，位于所述第一接触开口底部；与所述源漏掺杂区电连接的第一接触孔插塞，位于所述金属硅化物层上且位于所述第一接触开口内；与所述栅极结构电连接的第二接触孔插塞，位于所述第二接触开口内。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在形成所述第二接触开口后，对源漏掺杂区进行预非晶化注入工艺，相比先进行预非晶化注入工艺后形成第二接触开口的方案，本发明所述方案可以避免形成于所述第一接触开口底部的无定型层(amorphous layer)在所述第二接触开口的形成过程中发生氧化，从而可以避免出现因所述无定型层发生氧化而难以形成金属硅化物层的问题；所以通过本发明所述方案，一方面，仍旧可以通过预非晶化注入工艺以降低所述源漏掺杂区和沟道区的肖特基势垒高度，从而减小接触电阻，进而提高器件驱动电流；另一方面，可以避免对金属硅化物层的形成造成不良影响，从而有利于提高所形成半导体结构的电学性能。