[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法。该半导体结构包含一基底，定义有一存储区以及一周边区，一栅极堆叠结构，位于该周边区内，其中该栅极堆叠结构至少包含有一第一栅极层，以及一第二栅极层位于该第一栅极层上，一位线堆叠结构，位于该存储区内，该位线堆叠结构至少包含有一第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面，且该第一绝缘层的该顶面与该栅极堆叠结构中的第一栅极层的一顶面齐平。

技术领域

本发明涉及一种半导体元件及其制作方法，尤其是涉及一种半导体存储器元件及其制作方法。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。

电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程序区分为位线上电容(capacitor over bit line，以下简称为COB)与位线下电容(capacitor under bit line，CUB)。

随着DRAM的集成度提高，COB中用以提供存储电极电连接的接触插塞结构与位线间的重叠边际(overlay margin)随之降低，换句话说即造成制作工艺良率的问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。

发明内容

本发明提供一种半导体结构，包含一基底，定义有一存储区(记忆体区)以及一周边区，一栅极堆叠结构，位于该周边区内，其中该栅极堆叠结构至少包含有一第一栅极层，以及一第二栅极层位于该第一栅极层上，一位线堆叠结构，位于该存储区内，该位线堆叠结构至少包含有一第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面，且该第一绝缘层的该顶面与该栅极堆叠结构中的第一栅极层的一顶面齐平。

本发明另提供一种半导体结构的制作方法，包含：首先，提供一基底，定义有一存储区以及一周边区，接着形成一氧化介电层于该存储区以及该周边区内的该基底上，然后在该氧化介电层形成之后，形成一栅极堆叠结构于该周边区内，其中该栅极堆叠结构至少包含有一第一栅极层，以及一第二栅极层位于该第一栅极层上，另外在该氧化介电层形成之后，形成一位线堆叠结构于该存储区内，该位线堆叠结构至少包含有一第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面。

本发明的特征在于，形成突出于基底表面的绝缘层，可以降低后续填入绝缘层于凹槽中的难度，并且提高整体半导体元件的良率。另外，本发明在位线形成之前，预先在周边区域内形成氧化介电层，因此后续步骤中，当位线完成以后，不需要再于周边区域内形成氧化介电层，可以避免形成氧化介电层的高温破坏位线等结构。

附图说明

图1至图10为本发明所提供的半导体元件的制作方法的第一优选实施例示意图，其中：

图1为形成一氧化介电层于一基底上的示意图；

图2为形成一绝缘层以及一第一栅极层之后的示意图；

图3为形成多个凹槽于基底之后的示意图；