[发明专利]存储器件

说明书

在一个实施例中，半导体器件包括具有杂质区的衬底，并且衬底和杂质区具有不同的杂质特性。半导体器件还包括：在衬底上交替的第一层间绝缘层和栅电极层的堆叠；在所述堆叠上形成的至少一个第二层间绝缘层；在第二层间绝缘层上形成的多个位线；和在衬底上穿过所述堆叠形成的多个第一沟道结构。所述多个第一沟道结构电连接到所述多个位线中的相应位线。在杂质区上穿过所述堆叠形成多个第二沟道结构，并且所述多个第二沟道结构与所述多个位线电绝缘。

相关申请的交叉引用

本申请要求于2016年6月2日在韩国知识产权局提交的韩国专利申请No.10-2016-0068821的优先权，其公开内容通过引用整体并入本文中。

技术领域

本发明构思涉及一种存储器件。

背景技术

近来，要求电子产品减小体积，同时能够处理高容量数据。因此，增加用于电子产品中的半导体存储器件的集成度将是有益的。作为提高这种半导体存储器件的集成度的方法，已经提出了垂直型存储器件，代替根据现有技术的平面晶体管结构。

发明内容

至少一个实施例涉及一种半导体器件。

在一个实施例中，所述半导体器件包括具有杂质区的衬底，并且衬底和杂质区具有不同的杂质特性。所述半导体器件还包括：在衬底上交替的第一层间绝缘层和栅电极层的堆叠；在所述堆叠上形成的至少一个第二层间绝缘层；在第二层间绝缘层上形成的多个位线；和在衬底上穿过所述堆叠形成的多个第一沟道结构。所述多个第一沟道结构电连接到所述多个位线中的相应位线。在杂质区上穿过所述堆叠形成多个第二沟道结构，并且所述多个第二沟道结构与所述多个位线电绝缘。

在另一实施例中，所述半导体器件包括：具有杂质区的衬底；在衬底上交替的第一层间绝缘层和栅电极层的堆叠；在所述堆叠上形成的至少一个第二层间绝缘层；在第二层间绝缘层上形成的多个位线；和多个垂直沟道结构，其穿过所述堆叠并进入衬底中。所述多个垂直沟道结构均包括与衬底接触的外延层，并且杂质区具有与外延层不同的杂质特性。

至少一个实施例涉及一种制造半导体器件的方法。

在一个实施例中，该方法包括：在衬底的外围区上形成外围晶体管的栅极结构；和同时形成(i)衬底的接触区中的杂质区和(ii)外围晶体管的源极区和漏极区。该方法还包括：在衬底的单元阵列区上方和衬底的接触区上方形成交替的第一和第二层的堆叠。每个第二层在第一方向上延伸小于前一个第二层，以限定所述前一个第二层的着陆部分(landing portion)，并且所述着陆部分在衬底的接触区上方。形成穿过所述堆叠并进入衬底中的多个垂直沟道结构。

在另一实施例中，该方法包括：在衬底中形成杂质区。杂质区和衬底具有不同的杂质特性。该方法还包括：在衬底上形成交替的第一层和第二层的堆叠；和形成穿过所述堆叠并进入衬底中的多个垂直沟道结构。所述多个垂直沟道结构中第一数量的垂直沟道结构形成在杂质区上，并且所述多个垂直沟道结构中第二数量的垂直沟道结构形成在衬底的除杂质区之外的部分上。该方法还包括：在衬底上方形成第三层；形成仅电连接到第二数量的垂直沟道结构的接触结构；和在第三层上方形成电连接到所述接触结构的位线。

附图说明

根据结合附图给出的以下详细描述，将更清楚地理解本发明构思的以上和其他方面、特点和其他优点，在附图中：

图1是根据本发明构思的示例实施例的存储器件的示意性框图；

图2是示出根据本发明构思的示例实施例的存储器件的存储单元阵列的电路图；

图3是示意性地示出根据本发明构思的示例实施例的存储器件的平面图；

图4是示出图3中的部分A的放大视图；

图5是示出根据本发明构思的示例实施例的存储器件中包括的衬底的部分区域的平面图；