[发明专利]基于二维纠错码的内存加固方法及电路有效
| 申请号： | 201710087707.4 | 申请日： | 2017-02-16 |
| 公开（公告）号： | CN106708655B | 公开（公告）日： | 2021-07-16 |
| 发明（设计）人： | 张景 | 申请（专利权）人： | 中云信安（深圳）科技有限公司 |
| 主分类号： | G06F11/10 | 分类号： | G06F11/10 |
| 代理公司： | 深圳市凯达知识产权事务所 44256 | 代理人： | 王琦 |
| 地址： | 518000 广东省深圳市南山区粤海街道滨海社区*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 基于 二维 纠错码 内存 加固 方法 电路 | ||
【权利要求书】：
1.一种基于二维纠错码的内存加固电路，其特征在于该电路为存储器多位错误纠正和判断电路，其特征在于所述存储器多位错误纠正和判断电路包括有数据行模块，纠错码模块，译码器，计算纠错码模块，计算检验、纠正因子模块，纠正数据模块和列I/O，所述译码器连接于数据行模块，并通过列I/O进行输出，纠错码模块也通过I/O进行输出，计算纠错码模块，计算检验、纠正因子模块分别连接于列I/O，且计算纠错码模块也连接于计算检验、纠正因子模块，纠正数据模块连接于计算纠错码模块，计算检验、纠正因子模块；计算检验、纠正因子模块将报警信号传输给报警信号模块，进行报警。
2.如权利要求1所述的基于二维纠错码的内存加固电路，其特征在于所述计算纠错码模块包含8个4输入异或门。
3.如权利要求1所述的基于二维纠错码的内存加固电路，其特征在于所述计算检验、纠正因子模块，包含8个2输入异或门、10个4输入与门、16个2输入与门。
4.如权利要求1所述的基于二维纠错码的内存加固电路，其特征在于所述纠正数据模块包含16个2输入异或门。
5.如权利要求1所述的基于二维纠错码的内存加固电路，其特征在于所述报警信号模块包含2个2输入与门、2个4输入或门、1个2输入或非门。
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