[发明专利]电子封装件及其制法

说明书

一种电子封装件及其制法，通过于具有第一电子元的封装构件上设置第二电子元件与导电柱，且以包覆层包覆该第二电子元件与导电柱，并于该包覆层上形成第二线路结构，以通过该第一电子元件与第二电子元件呈现立体式堆叠设计，缩小该电子封装件的平面面积。

技术领域

本发明有关一种半导体封装技术，尤指一种电子封装件及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足电子封装件微型化(miniaturization)的封装需求，发展出芯片级封装(Chip ScalePackage，简称CSP)的技术。

图1A至图1E为现有半导体封装件1的制法的剖面示意图。

如图1A所示，形成一热化离形胶层(thermal release tape)100于一承载件10上。

接着，置放多个半导体芯片11于该热化离形胶层100上，该多个半导体芯片11具有相对的作用面11a与非作用面11b，各该作用面11a上均具有多个电极垫110，且各该作用面11a黏着于该热化离形胶层100上。

如图1B所示，形成一封装胶体14于该热化离形胶层100上，以包覆该半导体芯片11。

如图1C所示，烘烤该封装胶体14以硬化该热化离形胶层100而移除该热化离形胶层100与该承载件10，使该半导体芯片11的作用面11a外露。

如图1D所示，形成一线路结构16于该封装胶体14与该半导体芯片11的作用面11a上，令该线路结构16电性连接该电极垫110。接着，形成一绝缘保护层18于该线路结构16上，且该绝缘保护层18外露该线路结构16的部分表面，以供结合如焊球的导电元件17。

如图1E所示，沿如图1D所示的切割路径L进行切单制程，以获取多个个CSP封装结构的半导体封装件1，以供电性连接于电路板(Mother Board)上。

惟，现有半导体封装件1为了符合终端产品的多功能及高功效的需求，故于切单制程时，将多个个半导体芯片11形成于同一平面上(如图1E所示)，因而使整体封装结构的平面面积过大，故难以缩小终端产品的体积。

因此，如何缩小现有多芯片的半导体封装件的体积，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺失，本发明提供一种电子封装件及其制法，以缩小该电子封装件的平面面积。

本发明的电子封装件，包括：

第一线路结构，其具有相对的第一侧与第二侧；多个导电柱，其形成于该第一线路结构的第二侧上且电性连接该第一线路结构；第一电子元件，其设于该第一线路结构的第一侧上；封装层，其包覆该第一电子元件；第二电子元件，其设于该第一线路结构的第二侧上；包覆层，其包覆该第二电子元件与该导电柱；以及第二线路结构，其形成于该包覆层上且电性连接该导电柱与该第二电子元件。

本发明亦提供一种电子封装件的制法，包括：提供一封装构件，其包含有具相对的第一侧与第二侧的第一线路结构、设于该第一线路结构的第一侧上的第一电子元件及包覆该第一电子元件的封装层；于该第一线路结构的第二侧上设置第二电子元件且形成多个电性连接该第一线路结构的导电柱；以包覆层包覆该第二电子元件与该导电柱；以及于该包覆层上形成电性连接该导电柱与该第二电子元件的第二线路结构。

本发明另提供一种电子封装件的制法，包括：提供一封装构件，其包含有具相对的第一侧与第二侧的第一线路结构、设于该第一线路结构的第一侧上的第一电子元件及包覆该第一电子元件的封装层；于该第一线路结构的第二侧上设置第二电子元件，并形成包覆该第二电子元件且具多个穿孔的包覆层；于该穿孔中形成电性连接该第一线路结构的导电柱；以及于该包覆层上形成电性连接该导电柱与该第二电子元件的第二线路结构。