[发明专利]冻结逻辑

说明书

多个第一逻辑门和多个第二逻辑门可以与对称配置相关联。可以通过多个第一逻辑门基于输入信号的第一部分生成处于第一值的第一输出。可以通过多个第二逻辑门基于输入信号的第二部分生成处于第一值的第二输出。可以通过该多个第一逻辑门基于多个第二输入信号的第一部分生成处于特定值的后续第一输出，并且可以通过多个第二逻辑门基于多个第二输入信号的第二部分生成后续第二输出。后续第二输出的值可以与后续第一输出的特定值互补。

附图说明

将从以下给出的详细描述以及本公开的各个实施方式的附图中更加完整地理解本公开。

图1示出了根据一些实施例的冻结逻辑(freeze logic)的示例性设备。

图2示出了根据本公开一些实施例的设备的示例性冻结逻辑。

图3是根据本公开一些实施例的利用冻结逻辑的双轨生成输出信号的示例性方法的流程图。

图4示出了根据一些实施例的冻结逻辑的示例性实施方式。

图5A示出了根据一些实施例的基于异或(XOR)门功能的冻结逻辑的示例性实施方式。

图5B示出了根据一些实施例的与基于XOR门功能的冻结逻辑的示例性实施方式的操作对应的真值表。

图6A示出了根据一些实施例的基于与非(NAND)门功能的冻结逻辑的另一示例性实施方式。

图6B示出了根据一些实施例的与基于NAND门功能的冻结逻辑的示例性实施方式的操作对应的真值表。

图7示出了根据本公开一些实施例的基于NAND门功能的冻结逻辑的另一示例性实施方式。

图8示出了本公开的一些实施例可操作的计算机系统的实施例的框图。

具体实施方式

本公开的多个方面的目的在于提供设备的冻结逻辑。设备的操作可以使得设备易受侧通道攻击。侧通道攻击包括但不限于差分功率分析(DPA)(其中，试图从设备获取信息的攻击者可研究设备的电路的功耗)或者电磁(EM)分析(其中，攻击者可通过研究来自设备的电磁辐射来从设备获取信息)。例如，电路可以包括可用于生成密钥或其他秘密信息的加密硬件电路。攻击者可以是未授权实体，其可以通过在执行生成密钥或其他秘密信息的操作的时间段内分析加密硬件电路的功耗测量值来从加密硬件电路中获得密钥或其他秘密信息。

设备的电路的功率毛刺(glitch)会使得设备的电路易受到DPA攻击。毛刺可以表示设备电路的组合逻辑中的假性(spurious)转换。例如，组合逻辑的部件或逻辑门可以在输出信号维持在预期值之前输出不期望的转换。如果组合逻辑的部件或逻辑门用于接收两个输入信号并且基于这两个输入信号提供输出信号，当部件或逻辑门在接收到两个输入信号中的一个但是还没有接收到两个输入信号中的另一个之后提供输出时，输出信号可认为是毛刺。

冻结逻辑可在设备的电路中用于防止毛刺，使得电路不太容易受到DPA攻击。例如，可使用冻结逻辑，使得电路的组合逻辑的部件或逻辑门可以不提供输出，直到已经接收到部件或逻辑门的所有输入。因此，不会通过部件或逻辑门输出假性转换，因为输出不会被提供，直至接收到每个输入信号。

此外，冻结逻辑可对应于双轨冻结逻辑，其可以包括差分逻辑。例如，双轨冻结逻辑可以包括可称为“真网络”的第一冻结逻辑部分和可称为“假网络”的第二冻结逻辑部分。真网络的输入可以与假网络的输入互补。双轨或者包括具有互补输入的逻辑可进一步通过均衡电路的功耗来降低电路对DPA攻击的易感性。

冻结逻辑可使用对称或平衡逻辑单元来实施。例如，相同的单元类型可用于生成真和假输出信号。针对逻辑单元的对称和平衡输入可减少由不同信号到达时间所引起的侧通道泄露。因此，冻结逻辑降低了逻辑门的早期评价的效果。