[实用新型]一种测试电路、闪存和测试系统

说明书

技术领域

本实用新型涉及存储器技术领域，特别是涉及一种测试电路、一种闪存和一种测试系统。

背景技术

NOR Flash(闪存)芯片采用叠栅NMOS管，如图1所示，叠栅NMOS管包括栅端-控制栅Gc和浮置栅Gf，栅端-控制栅Gc和浮置栅Gf重叠。对NOR Flash Cell(单元)进行Program(编程)的方式是采用热电子注入使浮置栅Gf充电的方式，而对NOR Flash Cell进行Erase(擦除)的过程是利用隧道效应，使得浮置栅Gf上的电子通过隧道区A释放掉的过程。当对NOR Flash Cell进行Erase操作时，施加在控制栅Gc和源端S上的电压，通过浮置栅Gf-源端S间的电容和浮置栅Gf-控制栅Gc间的电容分压到隧道区A上。为了使施加到隧道区A上的电压尽量大，需要尽可能减小浮置栅Gf-源端S间的电容，这要求隧道区A的面积制作的非常小。因此，在制作NOR Flash Cell时，对NOR Flash Cell的氧化层厚度和耐压特性都有比较高的要求。在对NOR Flash进行CP(Circuit Probin，晶圆测试)测试中，一个很重要的测试环节就是对NOR Flash cell进行耐压测试。这是因为在对NOR Flash Cell进行Erase操作时，通常会在栅端施加负压(-9V)，在PWELL端施加较高的正压(9V)，以满足Erase操作在强度和速度上的要求。但因为浮置栅Gf-沟道间的氧化层极薄，浮置栅Gf-沟道间产生巨大场强时易导致氧化层击穿，因此，需要通过耐压测试找到NOR Flash cell所能承受的最大压差。

现有技术中，耐压测试会参照Erase操作的加压方式，直接在栅端-控制栅Gc施加负压(-9V)，在PWELL端施加正压(9V)，持续一定时间，这个过程相当于几十次的Erase。如果NOR Flash cell的耐压能力有限，浮置栅Gf-沟道间的氧化层会被击穿，从而产生较大的穿通电流，由此，耐压能力弱的NOR Flash cell即被挑选出来。

现有技术中的耐压测试方式存在以下缺陷：耐压测试类似于进行Erase操作的过程，这样某些Erase速度强度较快的NOR Flash cell就会有Over-erase(过擦除)效应产生(即NOR Flash cell的VT电压降到0V以下)，Over-erase的NOR Flash cell所产生的漏电流会影响对其它耐压能力弱的NOR Flash cell的耐压性判断。因此，现有技术中的耐压测试中还包含一个Over-erase Correction(校正)过程，以消除Over-erase效应的影响。而增加的Over-erase Correction过程，大大增加了耐压测试的时间。

实用新型内容

鉴于上述问题，本实用新型实施例的目的在于提供一种测试电路、一种闪存和一种测试系统，以解决现有技术中的耐压测试方式耐压测试时间长的问题。

为了解决上述问题，本实用新型实施例公开了一种测试电路，应用于闪存，所述闪存包括多个存储单元，每个所述存储单元由叠栅NMOS管构成，所述测试电路包括：

第一加压模块，所述第一加压模块与至少一个所述叠栅NMOS管的栅端相连，所述第一加压模块接收第一耐压控制信号和擦除控制信号，当所述第一耐压控制信号有效且所述擦除控制信号无效时，所述第一加压模块向所述至少一个叠栅NMOS管的栅端施加正电压；

第二加压模块，所述第二加压模块与所述至少一个叠栅NMOS管的PWELL端相连，所述第二加压模块接收第二耐压控制信号和所述擦除控制信号，当所述第二耐压控制信号有效且所述擦除控制信号无效时，所述第二加压模块向所述至少一个叠栅NMOS管的PWELL端施加负电压。

可选地，所述第一耐压控制信号在高电平时有效，或所述第一耐压控制信号在低电平时有效。

可选地，所述第二耐压控制信号在高电平时有效，或所述第二耐压控制信号在低电平时有效。

可选地，所述擦除控制信号在高电平时无效，或所述擦除控制信号在低电平时无效。

可选地，所述第一加压模块包括：

第一反相器，所述第一反相器的输入端接收所述第一耐压控制信号，所述第一反相器的电源端与所述正电压的提供端相连；

第一PMOS管，所述第一PMOS管的栅端与所述第一反相器的输出端相连，所述第一PMOS管的源端与所述正电压的提供端相连，所述第一PMOS管的漏端与所述至少一个叠栅NMOS管的栅端相连；