[实用新型]优化表面电场的沟槽式势垒肖特基结构有效
| 申请号： | 201621115448.9 | 申请日： | 2016-10-11 |
| 公开（公告）号： | CN206332033U | 公开（公告）日： | 2017-07-14 |
| 发明（设计）人： | 周祥瑞;冷德武;王毅 | 申请（专利权）人： | 扬州扬杰电子科技股份有限公司 |
| 主分类号： | H01L29/872 | 分类号： | H01L29/872;H01L29/47;H01L21/329 |
| 代理公司： | 无锡市大为专利商标事务所(普通合伙)32104 | 代理人： | 殷红梅,刘海 |
| 地址： | 225063 江苏省*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 优化 表面 电场 沟槽 式势垒肖特基 结构 | ||
1.一种优化表面电场的沟槽式势垒肖特基结构，包括位于半导体基板上的元胞沟槽（A）、有源区（B）和终端耐压环（C），终端耐压环（C）环绕包围有源区（B）和元胞沟槽（A）；其特征是：在所述沟槽式势垒肖特基结构的截面上，包括N型衬底（1）、设置于N型衬底（1）上表面的N型外延层（2）、位于N型外延层（2）上表面的势垒金属（5）、位于势垒金属（5）上表面的正面金属（6）、以及位于N型衬底（1）背面的背面金属（7）；
所述元胞沟槽（A）包括设置于N型外延层（2）上部的沟槽（11），在沟槽（11）的内壁和顶部的表面生长一层氧化层（3），在沟槽（11）内腔中淀积导电多晶硅（4），在沟槽（11）顶部表面的氧化层（3）上设有多晶硅遮挡层（9）；在所述有源区（B）的垫垒金属（5）下方形成一个P型注入区（8），该P型注入区（8）位于N型外延层（2）的上部。
2.如权利要求1所述的优化表面电场的沟槽式势垒肖特基结构，其特征是：所述多晶硅遮挡层（9）的长度为0.1～0.3μm。
3.如权利要求1所述的优化表面电场的沟槽式势垒肖特基结构，其特征是：所述沟槽（11）深度为1～4μm，沟槽（11）开口尺寸为0.4～1.2μm。
4.如权利要求1所述的优化表面电场的沟槽式势垒肖特基结构，其特征是：所述氧化层（3）的厚度为1000~4000 Å。
5.如权利要求1所述的优化表面电场的沟槽式势垒肖特基结构，其特征是：所述多晶硅遮挡层（9）的长度为0.1～0.3μm。
6.如权利要求1所述的优化表面电场的沟槽式势垒肖特基结构，其特征是：所述势垒金属（5）采用Ti、Ni或Pt。
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