[发明专利]一种精确保持多模块同步的系统与方法

说明书

技术领域

本发明涉及一种精确保持多模块同步的系统与方法。

背景技术

相控阵与MIMO系统中，大量使用中高频同步子模块系统，如模数转换器（ADC）、数模转换器（DAC）、可编程逻辑阵列（FPGA）等；一般这类子模块都需要与系统统一的时间基准信号具备确定的相位关系以使系统可以重构收发信号。

如图1所示，传统的技术方案将采样信号Fs与时基信号Fb分别输入采样延迟器与时基延迟器后，输入同步采样器进行同步化处理，输出与Fs确定相位关系的Fb_sync信号；从而将系统时间基准转化为子模块内部同步化基准以让子模块内部各分频处理能确保在无亚稳态情况下同步复位；这类方法一般还同时辅助有建立保持检查器，通过调整两个延迟器确保时间基准信号与同步采样信号的建立保持时间在规定范围内。

这类方案具有较多缺陷如：第一，传统方法假设了系统时间基准信号与中高频采样信号是同源生成，时基信号与同步采样信号的延迟不会出现较大范围偏差；传统方法对于偏差在一个同步采样周期以上的同步系统没有作用，而在中大规模的（如几十到上万个子模块）同步系统中，较大的延迟偏差往往无法避免；

第二，传统方法在进行同步调整时需要中断正常的工作，这在许多连续工作系统中是无法接受的；系统为了适应传统同步方案往往只能降低同步采样信号频率，但付出的代价是降低了系统的处理带宽，增加了射频变频与滤波的需求，使系统整体性能收到制约。

发明内容

本发明的目的在于克服现有技术的不足，提供一种精确保持多模块同步的系统与方法，精确稳定，且进行同步调整过程中对系统正常工作没有影响，适用范围广。

本发明的目的是通过以下技术方案来实现的：一种精确保持多模块同步的系统，包括采样延时器、同步分频器、精密时间测量单元和状态控制机；

所述的采样延时器用于接收同步采样时钟Fs；对同步采样时钟Fs进行延时处理生成第一延时时钟Fs1；并在状态控制机的延时配置信号delay_adjust的控制下进行延时调整，延时调整后对同步采样时钟Fs进行延时处理，生成第二延时时钟Fs2；

所述的同步分频器用于接收时基信号Fb和采样延时器生成的信号第一延时时钟Fs1，并根据接收到的信号生成同步分频信号div_clk和同步触发信号Fb_sync；

所述的精密时间测量单元用于接收时基信号Fb和同步分频信号div_clk，并生成延时测量信号delay_value；

所述的状态控制机用于控制同步分频器和时基信号的传输通断，并根据延时测量信号delay_value生成延时配置信号delay_adjust输出给采样延时器；

进一步地，状态控制机能够生成使能信号Fb_int_en来控制同步分频器与时基信号的传输通断。

所述的状态控制机还能对同步分频器的系统周期进行预配置。

一种精确保持多模块同步的方法，包括粗精度同步步骤S1和跟踪调整步骤S2；

所述的粗精度同步步骤S1包括以下子步骤：

S11.将同步采样时钟Fs输入采样延时器，生成第一延时时钟Fs1；

S12.状态控制机控制时基信号Fb向同步分频器的传输通道接通；

S13.将时基信号Fb和第一延时时钟Fs1输入同步分频器中，生成同步分频信号div_clk和同步触发信号Fb_sync；

S14.状态控制机控制时基信号Fb向同步分频器的传输通道断开，时基信号Fb不再触发同步分频器改变；

进一步地，状态控制机通过使能Fb_int_en信号，将Fb信号接通入同步分频器，状态机使能Fb_int_en信号时间大于1个以上时基信号Fb周期后，关闭Fb_int_en信号，使Fb信号与同步分频器连接断开，时基信号Fb不再触发同步分频器改变，完成粗同步。

所述的跟踪调整步骤S2包括以下子步骤：

S21.将同步分频信号div_clk和时基信号Fb输入精密时间测量单元中，生成延时测量信号delay_value；

S22.将延时测量信号delay_value输入状态控制机中，状态控制机根据延时测量信号delay_value生成延时配置信号delay_adjust；

S23.将延时配置信号delay_adjust输入采样延时器，根据延时配置信号delay_adjust对采样延时器进行调整，并利用调整后的采样延时器对同步采样时钟进行延时处理，得到第二延时时钟Fs2。