[发明专利]一种适用于高速模数转换器的低延时比较器

权利要求书

1.一种适用于高速模数转换器的低延时比较器，其特征在于：包括两级可再生比较电路，第一级可再生比较电路包括输入电路、复位电路和第一可再生电路，第二级可再生比较电路包括比较复位电路和第二可再生电路；

所述第一级可再生比较电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第九NMOS管MN9、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，其中：第一NMOS管MN1、第二NMOS管MN2构成输入电路，第三PMOS管MP3和第四PMOS管MP4构成复位电路，第三NMOS管MN3、第四NMOS管MN4和第一PMOS管MP1、第二PMOS管MP2构成第一可再生电路；

所述第二级可再生比较电路包括第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7，其中：第五NMOS管MN5、第六NMOS管MN6构成比较复位电路，第七NMOS管MN7、第八NMOS管MN8、第五PMOS管MP5、第六PMOS管MP6构成第二可再生电路；

输入电压经过输入电路送入第一可再生电路进行第一比较，第一次比较结果送入第二可再生电路进行第二次比较；第五NMOS管MN5和第六NMOS管MN6在时钟信号CK1为低电平时作为第二级可再生比较电路的复位电路，第五NMOS管MN5和第六NMOS管MN6在时钟信号CK1为高电平时作为第二级可再生比较电路的输入级，第二级可再生比较电路的输入级将第一次比较结果传递给第二可再生电路，通过第二可再生电路进一步形成正反馈加速比较结果的产生，时钟信号CK1为第一级可再生比较电路的时钟信号；

该电路的具体结构为：

第九NMOS管MN9的栅极接时钟信号CK1，第九NMOS管MN9的源极接地，第九NMOS管MN9的漏极接第一NMOS管MN1的源极和第二NMOS管MN2的源极；

第一NMOS管MN1的栅极接输入信号V_in，第一NMOS管MN1的源极接第二NMOS管MN2的源极和第九NMOS管MN9的漏极，第一NMOS管MN1的漏极接第三NMOS管MN3的源极；

第二NMOS管MN2的栅极接输入信号V_ip，第二NMOS管MN2的源极接第一NMOS管MN1的源极和第九NMOS管MN9的漏极，第二NMOS管MN2的漏极接第四NMOS管MN4的源极；

第三NMOS管MN3的栅极接第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极，第三NMOS管MN3的源极接第一NMOS管MN1的漏极，第三NMOS管MN3的漏极接第四NMOS管MN4的栅极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三PMOS管MP3的漏极和第五NMOS管MN5的栅极；

第四NMOS管MN4的栅极接第三NMOS管MN3的漏极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三PMOS管MP3的漏极和第五NMOS管MN5的栅极，第四NMOS管MN4的源极接第二NMOS管MN2的漏极，第四NMOS管MN4的漏极接第三NMOS管MN3的栅极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极；

第一PMOS管MP1的栅极接第二PMOS管MP2的漏极、第四PMOS管MP4的漏极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极，第一PMOS管MP1的源极接第二PMOS管MP2的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第一PMOS管MP1的漏极接第二PMOS管MP2的栅极、第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四NMOS管MN4的栅极和第五NMOS管MN5的栅极；

第二PMOS管MP2的栅极接第一PMOS管MP1的漏极、第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四NMOS管MN4的栅极和第五NMOS管MN5的栅极，第二PMOS管MP2的源极接第一PMOS管MP1的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第二PMOS管MP2的漏极接第一PMOS管MP1的栅极、第四PMOS管MP4的漏极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极；

第三PMOS管MP3的栅极接时钟信号CK1，第三PMOS管MP3的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第四PMOS管MP4的源极和电源电压VDD，第三PMOS管MP3的漏极接第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三NMOS管MN3的漏极、第四NMOS管MN4的栅极和第五NMOS管MN5的栅极；

第四PMOS管MP4的栅极接时钟信号CK1，第四PMOS管MP4的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的源极和电源电压VDD，第四PMOS管MP4的漏极接第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极；

第五NMOS管MN5的栅极接第三NMOS管MN3的漏极、第四NMOS管MN4的栅极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极和第三PMOS管MP3的漏极，第五NMOS管MN5的源极接第六NMOS管MN6的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极和地，第五NMOS管MN5的漏极接第七NMOS管MN7的漏极、第八NMOS管MN8的栅极、第五PMOS管MP5的漏极、第六PMOS管MP6的栅极和输出端OUTA；

第六NMOS管MN6的栅极接第一NMOS管MN1的栅极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极和第四NMOS管MN4的漏极，第六NMOS管MN6的源极接第五NMOS管MN5的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极和地，第六NMOS管MN6的漏极接第七NMOS管MN7的栅极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极、第六PMOS管MP6的漏极和输出端OUTB；

第七NMOS管MN7的栅极接第六NMOS管MN6的漏极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极，第七NMOS管MN7的源极接第五NMOS管MN5的源极、第六NMOS管MN6的源极和第八NMOS管MN8的源极，第七NMOS管MN7的漏极接第五NMOS管MN5的漏极、第八NMOS管MN8的漏极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极；

第八NMOS管MN8的栅接接第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极，第八NMOS管MN8的源极接第五NMOS管MN5的源极、第六NMOS管MN6的源极和第七NMOS管MN7的源极，第八NMOS管MN8的漏极接第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极；

第五PMOS管MP5的栅极接第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第八NMOS管MN8的漏极，第五PMOS管MP5的源极接第六PMOS管MP6的源极和第七PMOS管MP7的漏极，第五PMOS管MP5的漏极接第六PMOS管MP6的栅极、第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第八NMOS管MN8的栅极；

第六PMOS管MP6的栅极接第五PMOS管MP5的漏极、第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第八NMOS管MN8的栅极，第六PMOS管MP6的源极接第五PMOS管MP5的源极和第七PMOS管MP7的漏极，第六PMOS管MP6的漏极接第五PMOS管MP5的栅极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第八NMOS管MN8的漏极；

第七PMOS管MP7的栅极接时钟信号CK2，第七PMOS管MP7的源极接电源电压VDD，第七PMOS管MP7的漏极接第五PMOS管MP5的源极和第六PMOS管MP6的源极；

输出端OUTA接第七NMOS管MN7的漏极、第八NMOS管MN8的栅极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极，输出端OUTB接第七NMOS管MN7的栅极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极。