[发明专利]一种基于半速率时钟恢复电路的串行器

说明书

一种基于半速率时钟恢复电路的串行器，本发明涉及信号转换领域，其旨在解决现有串行器存在相同串行器中不同的时钟发生器采集时钟频率不匹配并导致输出数据误差较大，同时存在逻辑电路输出电平毛刺，时钟抖动和数据失真等技术问题。该结构主要包括第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；第一多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收并行源信号且输出端输出混合信号；反馈时钟发生器；第二多路复用电路；鉴相器。本发明用于信号的高速串行。

技术领域

本发明涉及信号转换领域，具体涉及一种基于半速率时钟恢复电路的串行器。

背景技术

串行器接收并行数据并将它转换成串行比特流；输入信号一般是8位并行数据，通常在上串行输出链路传输时还会利用某种编码方案将8位数据转换成10位数据。解串器则是一个相反的过程。它接收串行数据，必要时进行解码，再转换为并行格式的数据。解串器还要恢复数据时钟，并把时钟和数据一起转发给后续的元件。SerDes中这2个互补的元件提供了一种将原始并行数据转换成串行数据从而进行高效传输的有效方式；在SerDes中还有一个锁相环(PLL)模块，它接收系统参考时钟，并将它倍频到相应的数据速率。独立的取样器模块将使用这个倍频过的时钟锁定输入的串行数据。

现有的串行器，特别是，集成电路中采用一些光耦器件，影响了运行速率，并且耗电量也会上升；并且光耦串行装置使用寿命不长，容易造成卡顿；存在时钟抖动和数据抖动；缺乏检测校验接口。

发明内容

针对上述现有技术，本发明目的在于提供一种基于半速率时钟恢复电路的串行器，其旨在解决现有串行器存在相同串行器中不同的时钟发生器采集时钟频率不匹配并导致输出数据误差较大，同时存在逻辑电路输出电平毛刺，时钟抖动和数据失真等技术问题。

为达到上述目的，本发明采用的技术方案如下：

一种基于半速率时钟恢复电路的串行器，包括并行源信号，还包括第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；第一多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收并行源信号且输出端输出混合信号；反馈时钟发生器：接收第一时钟发生器输出的第一时钟信号以获得基准时钟，输出反馈时钟信号，用于构建延时信号采集时间窗口；第二多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收第一多路复用电路输出的混合信号且输出端输出串行信号；第二时钟发生器：输出第二时钟信号，用于构建恢复信号采集时间窗口；时钟数据恢复电路：具有半数字内外环结构，其内环路接收第二时钟发生器输出的第二时钟信号接收串行信号，输出相对于串行信号半频率的并行信号。

上述方案中，优选地，所述的时钟数据恢复电路，包括内环路：其中包括锁相环，锁相环输出多相时钟信号；与锁相环连接的外环路：其中包括构成时钟恢复环路的鉴相器，数字滤波器和相位内插器，串行信号由鉴相器输入端输入且多相时钟信号由相位内插器输入。串行信号经过半速率的时钟采样后转换成两个的并行数据，然后经鉴相器比较产生相位判决信息。相位判决信息同时送给数字滤波器的比例和积分环节，最后产生相位控制信息送给相位内插器。半频率的并行信号是串行信号的表征，实现了输出信号的反馈与检测。

所述的鉴相器，包括采样电路触发电路、判决电路、双沿触发电路；采样电路触发电路分别在四路互为正交的时钟脉冲clk0、clk90、clk180、clk270的控制下对输入数据进行采样，分别输出时钟脉冲clk0下的采样数据、时钟脉冲clk90下的采样数据、时钟脉冲clk180下的采样数据、时钟脉冲clk270下的采样数据；所述时钟脉冲clk90的上升沿相对于时钟脉冲clk0延迟T/4到来，所述时钟脉冲clk180的上升沿相对于时钟脉冲clk90延迟T/4到来，所述时钟脉冲clk270的上升沿相对于时钟脉冲clk180延迟T/4到来，T为时钟脉冲clk0、clk90、clk180、clk270的周期；