[发明专利]一种容错目录高速缓存控制器

说明书

本发明针对传统目录Cache容错性不强、可靠性不高，无法满足空间环境或复杂电磁环境的要求，公开了一种容错目录高速缓存控制器，包含4个完全相同的目录缓存体、目录访问旁路、目录访问交叉开关、访存交叉开关与配置寄存器。通过设计四个目录缓存体、配置寄存器，及其全互连访存交叉开关和目录访问交叉开关，可以灵活配置为两种工作模式，既能性能优先，也能容错性优先。通过设计目录访问旁路模块，防止在恶劣条件例如太空高辐照环境下目录Cache功能完全失效，从而增强了可靠性。相对于传统目录Cache，本发明采用从体系结构级到电路设计级的多层次容错技术，在不损失性能的前提下，显著提高目录Cache的容错性与可靠性。

技术领域

本发明涉及片上多核微处理器和结点控制芯片中容错目录高速缓存(Cache)控制器。

背景技术

近年来，从巨型机到个人电脑，从消费类电子产品到工业控制，人类生产生活的方方面面都已经与超大规模集成电路(Very Large Scale Integrated，VLSI)芯片密不可分。在数字集成电路中，通过保持或释放一定的电荷，表示逻辑“1”或者逻辑“0”。而应用于复杂电磁环境(如太空、核电站)的集成电路受到高能粒子轰击或噪声干扰，会发生瞬时充放电，有可能破坏微处理器的内部状态，进而影响芯片的可靠性。这种由高能粒子轰击和噪声干扰引发的错误称为“软错误”。与设计制造过程中引入的“硬错误”相比，软错误具有瞬态、可恢复、发生位置和时间随机等特点。随着集成电路制造工艺的不断进步，微处理器对高能粒子和噪声干扰的敏感性不断提高，这将使VLSI芯片面临越来越严重的软错误威胁，对集成电路的容错性和可靠性设计提出了更高的要求。

而在多处理机系统和片上多核微处理器中，目录协议是应用最广泛的Cache一致性协议。为了提高读取目录的性能，弥补处理器内核和外部主存之间的巨大频率差异，目录Cache是片上多核微处理器以及多处理机系统中结点控制芯片的一个核心部件。而在VLSI芯片中，各种存储单元尤其是Cache占据了芯片面积的40％～70％，是芯片中对高能粒子最为敏感的部分。芯片发生的各种瞬态故障，绝大部分来自于存储单元。因此目前高可靠集成电路芯片大多都要针对Cache进行专门保护。而在基于目录的Cache一致性协议中，目录的正确性是关系到片上多核处理器或多处理机系统能否正常运转的关键。因此无论从性能的角度，还是可靠性的角度，容错目录Cache都是片上多核微处理器和结点控制芯片中至关重要的部件。

如图1所示，传统的目录Cache(US Patent 6353871，US Patent 6374331)由输入缓存区、输出缓冲区、标记(Tag)阵列、目录数据阵列、失效缓冲器、写回缓冲器、Fill缓冲器构成。目录Cache的主要功能是，在多个处理器或片上多个处理器内核之间，数据副本的共享关系不断变化，使用目录Cache缓存最近经常使用的目录，以避免频繁从外部主存中访问目录而导致的系统开销急剧增加，性能下降。

本发明中将外部的处理器或处理器内核称为处理部件。

输入缓冲区是一个先入先出(First-In-First-Out，FIFO)队列，深度和宽度与目录Cache的硬件设计相关，同时保持一个读指针、FIFO计数器和一个写指针，通过写指针指示报文写入FIFO的位置，读指针标识报文从FIFO中读出的位置。输入缓存区与处理部件、Tag阵列相连，从处理部件接收读写目录的请求报文，存入输入缓冲区中，而后依序发往Tag阵列。当输入缓存区从处理部件接收请求报文时，将请求报文存入输入缓存区中，同时FIFO写指针从0开始，依次累加1，FIFO计数器也加1。此时FIFO队列非空，输入缓冲区中的FIFO读取逻辑开始工作，读取逻辑从读指针所标识的位置读出一个数据，同时读指针也从0开始，依次加1，而发生一次读操作，FIFO计数器减1。当FIFO计数器的值即将达到FIFO的深度，即FIFO所能保存报文的最大个数时，向处理部件发出满信号，通知处理部件停止发送访问请求，避免出现FIFO上溢现象，导致丢失报文；当FIFO计数器减到0时，标识FIFO队列当前为空，读取逻辑停止工作，避免出现FIFO下溢现象，发出错误报文。