[发明专利]一种SOI双端口SRAM单元及其制作方法

说明书

本发明提供一种SOI双端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明的SRAM单元中，组成第一、第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。

技术领域

本发明属于存储器设计及制作领域，涉及一种SOI双端口SRAM单元及其制作方法。

背景技术

SOI技术自上世纪80年代发明以来，它相对于普通体硅工艺，具有寄生电容小、功耗低、速度快和天然的抗单粒子闩锁(Single-Event-Latchup，SEL)能力，使得SOI技术很适合于工作在片上系统(System-on-Chips，SoC)、低功耗以及抗辐射等场合；另外，静态随机存储器(Static Random Access Memory，SRAM)广泛应用于消费电子、汽车电子、处理器一级缓存和二级缓存中；所以，将SOI技术应用到SRAM设计中，具有一定优势。

根据MOS管体区的耗尽程度，SOI进一步可分为全耗尽(Full-Depleted，FD)SOI和部分耗尽(Partially-Depleted,FD)SOI。针对部分耗尽SOI技术，由于MOS管其体区与源区电学上隔开，导致体区是悬空的；在正常工作时，漏极电势较高，反型沟道的电子从源极运动到漏极时，被电场加速，当运动到被靠近漏体结时，此时因为在电场最强，电子获得了额外的能量，并与晶格上的原子发生碰撞形成电子-空穴对；电子速度快，在很短的时间内被加速到漏极；然而空穴速度相对较慢，沿着电场方向慢慢移动到体区、源区等低电势区域，移动到体区的空穴很容易被源极提供的电子进行复合掉，而移动到体区时，因其电势浮空而使得空穴在体区慢慢积累，直接会影响MOS管的阈值电压，从而使MOS管性能发生变化，这就是浮体效应。另外，PD SOI MOS管中还有寄生三极管效应，是指MOS管的源极、体区以及漏极分别为N、P以及N，类似于三极管中的发射极、基极以及集电极，也就是MOS管寄生一个天然的NPN三极管；这个基极是悬空的。一般地，基极没有正电荷时，其电势与发射极电势相同，故其三极管不会导通；若浮体效应发生，基极正电荷积累到一定程度时，基极和发射极电势达到一定程度时，其三极管会导通，在漏极会产生大电流的现象。浮体效应和寄生三极管效应会造成PD SOI SRAM单元的性能变化，例如漏电增大、抗噪声能力降低。

目前常用的静态随机存储器单元包括八晶体管类型，由两个上拉P型晶体管、两个下拉N型晶体管和四个传输门N型晶体管构成，字线控制四个传输门N型晶体管的开关，通过位线写入或读出存储数据，其中，这八个晶体管均采用普通MOS管。

一般地，PD SOI MOS管中由于浮体效应和寄生三极管效应，设计者常常会将MOS管体区引出来(NMOS体区接到低电势，也就是与源区电势短接；PMOS体区接到高电平)，将电势保持固定从而抑制这两者效应；常见的体接触就是T-型栅MOS管和H-型栅MOS管，但这和相同尺寸的非体接触MOS管相比，其面积会高出很多。如果直接将T-型MOS管应用到SRAM单元当中，单元面积会增大1倍左右，甚至更多(应用H-型栅)。

因此，如何提供一种SOI双端口SRAM单元及其制作方法，在尽量减小芯片面积的前提下有效抑制MOS管的浮体效应、寄生三极管效应，从而增强六晶体管静态随机存储器单元的稳定性以及降低漏功耗，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI双端口SRAM单元及其制作方法，用于解决现有技术中SOI双端口SRAM单元占用面积较大、稳定性差、漏功耗高以及抗噪声能力弱的问题。