[发明专利]使用选择性氮化硅覆盖对具有自对准内部间隔件和SOI FINFET的多沟道纳米线器件的制造

说明书

公开了选择性地氮化半导体器件表面的方法。例如，在鳍状物的顶部上形成硬掩模以创建SOI结构。可以通过氮化鳍状物的顶部来形成硬掩模。在其它实施例中，在鳍状物的顶部上生长氮化硅，以形成硬掩模。在另一实施例中，在环栅结构中相邻纳米线之间形成内部间隔件。通过氮化沟道区与源极区和漏极区之间的剩余层间材料来形成内部间隔件。

技术领域

本发明的实施例涉及半导体器件领域，并且更具体而言，涉及多栅极器件。

背景技术

过去几十年来，集成电路中的特征的尺度不断缩小一直是不断增长的半导体工业背后的推动力。越来越小的特征尺度使得在半导体芯片的有限的空间上实现了增大的功能单元密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器件，从而制造出容量更大的产品。然而，驱使不断增大的容量并非没有问题。优化每个器件性能的必要性变得越来越重要。

集成电路器件的尺度进一步缩小已经要求增加使用非平面晶体管，例如三栅极晶体管、FinFET、TFETS、Ω-FET和双栅极晶体管。在非平面晶体管中，通过在四个表面上具有围绕沟道的栅极结构，环栅晶体管提供对沟道的更好的控制。然而，在增加短沟道控制的同时保持迁移率改善仍然是一个重大挑战。许多不同的技术都已经试图改善控制源极到漏极的漏电，但仍然需要显著改进。

附图说明

在附图中以举例的方式而非限制的方式示出了本公开内容的实施例。

图1至图5示出了根据本发明的实施例的在非平面半导体器件中制造内部间隔件的方法中的各种操作，其中：

图1示出了具有被布置在衬底上方的纳米线叠置体的半导体结构。

图2示出了根据本发明的实施例的通过去除牺牲性栅极结构和至少一部分层间材料来暴露纳米线。

图3示出了根据本发明的实施例的在沟道区和源极/漏极区之间的内部间隔件的形成。

图4示出了根据本发明的实施例的在沟道区内围绕纳米线的功能性栅极结构的形成。

图5A示出了根据本发明的实施例的在源极/漏极区中围绕纳米线的源极/漏极部分的形成。

图5B示出了根据本发明的实施例的与每个纳米线的沟道部分电接触的均质源极/漏极部分的形成。

图5C示出了根据本发明的实施例的在源极/漏极区和沟道区之间的扩散界面区。

图6-15示出了根据本发明的实施例的在非平面半导体器件中制造绝缘体上硅(SOI)鳍状物的方法的各种操作，其中：

图6示出了根据本发明的实施例的其中蚀刻有鳍状物的块状半导体衬底。

图7示出了根据本发明的实施例的在衬底顶部上的浅沟槽隔离(STI)层的形成。

图8示出了根据本发明的实施例的在鳍状物的顶部的暴露表面上的硬掩模的形成。

图9示出了根据本发明的实施例的使STI层凹陷以暴露和氧化鳍状物的子沟道区。

图10示出了根据本发明的实施例的使STI层凹陷以暴露和氧化鳍状物的第一子沟道区。

图11示出了根据本发明的实施例的使STI层进一步凹陷以在鳍状物的下部的表面上形成硬掩模。

图12示出了根据本发明的实施例的使STI层进一步凹陷以暴露并氧化鳍状物的第二子沟道区。

图13示出了根据本发明的实施例的去除硬掩模。

图14A示出了根据本发明的实施例的具有在鳍状物的单个有源沟道区周围形成的栅极结构的非平面器件的二维视图。

图14B示出了根据本发明的实施例的具有形成在鳍状物的多个有源沟道区周围的栅极结构的非平面器件的二维视图。