[实用新型]抗静电放电的高压半导体器件

说明书

技术领域

本实用新型涉及一种高压半导体器件，特别是涉及一种抗静电放电的高 压半导体器件。

背景技术

一般常见的高压半导体器件，如：DDDMOS(DoubleDiffusionDrain MOSFET)、DEMOS(DrainExtendedMOSFET)、LDMOS(LateralDiffusion MOSFET)……等，是采用条状多指(finger-type)的布局结构。在一般稳定 状态下，上述的高压半导体器件可以承受一定程度的高电压、大电流，但对 于静电放电(ElectrostaticDischarge，ESD)的防护能力通常非常低。静电放 电会在极短时间内产生非常高的电压及电流，容易破坏上述的高压半导体器 件而使其失效或损坏。因此，有必要提供一种抗静电放电的高压半导体器件。

发明内容

本实用新型的目的即是提供一种高压半导体器件，具有良好的抗静电放 电能力。

本实用新型为解决现有技术的问题所采用的技术手段为提供一种高压半 导体器件，包含：一衬底，具有一上表面；一栅极，设置于所述衬底的所述 上表面的上方，而沿着所述衬底的所述上表面横向延伸而围置成具有一内围 置部的一封闭的栅极框体，所述漏极为正多边形、圆形或椭圆形；一漏极， 设置于所述栅极框体的所述内围置部；一源极，设置于所述栅极框体的外部， 所述源极在所述衬底的所述上表面的上方横向延伸而围置成一封闭的源极框 体，所述源极框体围绕所述栅极框体；以及一体极，设置于所述源极的外部。

在本实用新型的一实施例中提供一种高压半导体器件，所述栅极框体的 宽度为固定的。

在本实用新型的一实施例中提供一种高压半导体器件，所述栅极框体的 内缘与所述漏极之间的间距为固定的。

在本实用新型的一实施例中提供一种高压半导体器件，所述漏极为正多 边形、圆形或椭圆形。

在本实用新型的一实施例中提供一种高压半导体器件，所述体极为正多 边形、圆形或椭圆形。

在本实用新型的一实施例中提供一种高压半导体器件，所述源极与所述 体极为非短路相接型式。

在本实用新型的一实施例中提供一种高压半导体器件，更包括一隔离区 块，设置于所述源极及所述体极之间。

在本实用新型的一实施例中提供一种高压半导体器件，所述隔离区块为 一浅沟渠隔离区或是一硅局部氧化区。

在本实用新型的一实施例中提供一种高压半导体器件，更包括一深埋层， 设置于所述衬底的所述上表面。

通过本实用新型的高压半导体器件所采用的技术手段，将现有条状多指 的布局结构改变成栅极框体环绕漏极的布局结构，其中，漏极为正多边形、 圆型或椭圆型而具有较大的布局比例，体极尽量对称排列且有较小的布局面 积，由此使本实用新型的高压半导体器件的寄生BJT基极接至体极的电阻变 大，进而提高抗静电放电能力。

本实用新型所采用的具体实施例，将通过以下的实施例及附图作进一步 的说明。

附图说明

图1为显示根据本实用新型的第一实施例的高压半导体器件的剖面图；

图2为显示根据本实用新型的第一实施例的高压半导体器件的布局图；

图3为显示根据本实用新型的第二实施例的高压半导体器件的布局图；

图4为显示根据本实用新型的第三实施例的高压半导体器件的布局图。

具体实施方式

以下根据第1图至第4图，而说明本实用新型的实施方式。所述说明并非 为限制本实用新型的实施方式，而为本实用新型的实施例的一种。

如第1图至第4图所示，依据本实用新型的实施例的高压半导体器件100、 100a、100b，包含：一衬底1，具有一上表面11；一栅极2，设置于衬底1的上 表面11的上方，而沿着衬底1的上表面11横向延伸而围置成具有一内围置部21 的一封闭的栅极框体；一漏极3，设置于栅极框体的内围置部21，漏极3为正 多边形、圆形或椭圆形；一源极4，设置于栅极框体的外部，源极4在衬底1的 上表面11的上方横向延伸而围置成一封闭的源极框体，源极框体围绕栅极框 体；以及一体极5，设置于源极4的外部。