[实用新型]可寻址测试芯片用外围电路

说明书

技术领域

本实用新型涉及集成电路测试领域，尤其是涉及一种可寻址测试芯片用外围电路。

背景技术

随着集成电路的设计规模不断扩大，单一芯片上的电子器件密度越来越大，则电子器件的特征尺寸越来越小，同时集成电路工艺流程包含着很多复杂的工艺步骤，每一步都有特定的工艺制造偏差，从而导致了集成电路芯片的成品率降低。在可制造性设计的背景下，为了提高集成电路产品的成品率，缩短成品率成熟周期，业界普遍采用基于特殊设计的测试芯片的测试方法，通过对测试芯片的测试来获取制程和设计良率改善所必须的数据。

短程测试芯片和可寻址测试芯片是集成电路芯片制造过程中经常采用的两种测试芯片类型。其中短程测试芯片依靠其生产周期短、测试灵活性大而得到广泛的应用，但是短程测试芯片需要将每个测试结构单独的连接到焊盘（PAD）上，且每个测试结构需要连接两个或多个焊盘，因此焊盘占据了测试芯片绝大部分面积，而放置测试结构的面积非常少。可寻址测试芯片利用行、列寻址译码器和开关电路控制测试结构的选择，实现了多个测试结构共用焊盘的目的以减少焊盘所占用的面积，如图1所示为一种典型的可寻址测试芯片图。一般把测试芯片分为两个部分：外围电路和测试结构；其中除测试结构外的其它结构都为外围电路，主要包括焊盘、寻址电路（译码电路）、开关电路。在外围电路中测试结构的数量受到焊盘数量的限制，例如，当有m个PAD作为行地址位，n个PAD作为列地址位，4个PAD作为信号线，那么通过（m+n+4）个PAD，可以控制（2^m×2ⁿ）个测试结构，由此可见焊盘的数量和测试结构的数量指数比例。这里所说的焊盘指用于提供地址信号的焊盘。虽然可寻址测试芯片通过共用焊盘大大减少了焊盘的数量，但是由于实际制造过程中被测试的测试结构很多，所以焊盘数量还是很多，导致在测试芯片被测试时依然需要很多探针卡与用于提供地址信号的焊盘连接进行信号输入。另一方面，为了不占用集成电路芯片的面积把测试芯片放在划片槽中，焊盘沿着划片槽摆放，测试结构摆在焊盘中间，划片槽的空间绝大部分还是被焊盘占用，因此工艺越来越苛刻的要求也需要进一步减少焊盘所占用的面积。

发明内容

本实用新型主要是解决现有技术所存在的输入信号探针卡数量多、焊盘占用较大空间面积的技术问题，提供一种可以减少用于提供地址信号的焊盘数量，减少焊盘占用面积，使同样的芯片面积上能够摆放更多的测试结构的可寻址测试芯片用外围电路。

本实用新型针对上述技术问题主要是通过下述技术方案得以解决的：一种可寻址测试芯片用外围电路，包括寻址模块、开关电路、地址信号焊盘和测量信号焊盘，所述寻址模块包括寻址电路和至少一个时钟电路，所述地址信号焊盘与时钟电路的输入端连接，时钟电路的输出端连接寻址电路的输入端，寻址电路的输出端与开关电路连接，测量信号焊盘也与开关电路连接。

本方案由于时钟电路的加入，用于提供地址信号的焊盘直接和时钟电路的输入端相连接，对比直接将地址信号焊盘和寻址电路连接可以将焊盘数量减少为两个或三个。当时钟电路为两端输入类型需要两个焊盘，同理当时钟电路为三端输入类型则需要三个焊盘。

本方案中的时钟电路和寻址电路相结合形成寻址模块，其寻址方式为：时钟电路和复位信号产生m个行地址位以及n个列地址位，地址位信号通过译码电路后可提供2^m×2ⁿ个地址，其中m和n是整数，其数值越大时钟电路产生的地址位越多。可寻址测试芯片中的每个待测元件对应一个地址（由一个行地址和一个列地址确定），故2^m×2ⁿ个地址理论上可以测量测试芯片中2^m×2ⁿ个待测元件。

作为优选，所述时钟电路为1-3个。

当测试芯片中的待测元件数量非常多时，时钟电路产生非常多的地址位会导致时钟电路的延迟时间很长。为了减少时钟电路的延迟，可以采取两个或多个时钟电路在产生多地址位的同时减少单个时钟电路的延迟。每个时钟电路需要两个或三个用于提供地址信号的焊盘，那么用于提供地址信号的焊盘的数量也相应增加了。焊盘数量和时钟电路的个数可以根据实际需求而确定，但是基于节约面积和实际待测元件的数量的一般情况，时钟电路一般采用1-3个即可。