[发明专利]一种ASIC设计时钟网络提取系统

说明书

本发明公开一种ASIC设计时钟网络提取系统,涉及芯片设计领域，该系统基于EDA工具，通过TCL脚本实现的分析算法完成ASIC设计中大规模复杂时钟网络的分析和提取任务；该系统由三部分组成：时钟模式分析单元、时钟域分析单元、原始时钟网络输出单元。应用本发明，高度自动化地完成ASIC设计时钟网络的分析和提取，可以大幅度降低传统通过人工分析方法带来的差错率，同时也能极大地提高工作效率。

技术领域

本发明涉及芯片设计领域，具体的说是一种ASIC设计时钟网络提取系统。

背景技术

通常在ASIC后端设计的初期，需要对前端网表进行多方位的分析。特别地，对其时钟网络结构详细准确的认识是保证芯片后端设计性能品质的前提。在ASIC后端设计流程中,无论是系统可测性设计还是自动布局布线都需要对原始设计的时钟网络架构进行仔细的分析与构建。特别是面对现今超大规模集成电路中功能模式众多、时钟结构复杂的局面，如何准确高效地从ASIC前端设计网表中完成时钟网络的分析与提取工作称为一个重要的环节。

常规的ASIC设计时钟网络的分析与提取工作是通过人工完成。随着芯片工艺尺寸的减小，芯片设计规模不断扩大。芯片实现的功能越来越复杂，在不同的工作模式下时钟网络的规模与结构复杂性不断增长。因此，人工分析大规模复杂ASIC设计时钟网络的准确性和时效性都存在很大的局限。

发明内容

本发明针对目前需求以及现有技术发展的不足之处，提供一种对ASIC设计前端网表中的时钟网络进行分析和提取的系统。

本发明所述一种ASIC设计时钟网络提取系统，解决上述技术问题采用的技术方案如下：所述ASIC设计时钟网络提取系统,基于EDA工具，通过TCL脚本实现的分析算法完成ASIC设计中大规模复杂时钟网络的分析和提取任务；该系统由三部分组成：时钟模式分析单元、时钟域分析单元、原始时钟网络输出单元。

优选的，向所述ASIC设计时钟网络提取系统输入的输入文件，包括ASIC前端网表、模式约束文件；从所述ASIC设计时钟网络提取系统输出的输出文件，包括原始时钟文件和重构模板文件两类。

优选的，所述时钟模式分析单元，根据输入的模式约束文件产生ASIC设计在不同工作模式下用于时钟网络分析的各种参数，并传递给时钟域分析单元；所述时钟域分析单元，根据时钟模式分析单元产生的参数，分析ASIC设计分别在不同工作模式下各时钟域及整体时钟网络多方面指标信息；所述原始时钟网络输出单元，综合时钟域分析单元提取的时钟网络指标信息，产生各种输出文档。

优选的，通过所述时钟域分析单元完成单个时钟域信息的提取，依次包括：时钟叶结点提取、门控时钟提取、时钟产生逻辑提取、时钟源提取这4个步骤；单个时钟域从其时钟源到各个时序单元形成树形结构，所述时钟域分析单元从各个时序单元叶结点的时钟端口出发，向时钟源方向沿时钟路径进行反相搜索。

优选的，首先识别时钟域的时序单元叶结点信息，完成时钟叶结点提取的工作；然后，分别从各叶结点的时钟端口向时钟树的根，出现门控时钟单元时，依不同的单元类型分别提取其路径名称和数量并建立起时钟网络前后级联系；接着，沿时钟路径反相分析前端网标，在时钟路径上若出现时钟产生逻辑，分析和提取时钟分频单元、时钟选择单元时钟信息；最终，搜索到达时钟树的根部，完成时钟源的识别。

本发明所述一种ASIC设计时钟网络提取系统与现有技术相比具有的有益效果是：本发明能够为ASIC设计时钟网络的分析和提取提供一种准确高效的实现方式，该ASIC设计时钟网络提取系统能够方便地应用于ASIC设计后端流程的初始阶段；应用本发明的系统高度自动化地完成相关任务可以大幅度降低传统通过人工分析方法带来的差错率，同时也能极大地提高工作效率。

附图说明

附图1为所述ASIC设计时钟网络提取系统的结构示意图；

附图2为所述时钟域分析单元的流程示意图；