[发明专利]鳍部掺杂方法及鳍式场效应晶体管的制作方法

说明书

一种鳍部掺杂方法及鳍式场效应晶体管的制作方法，对于鳍部掺杂方法，热退火过程中，鳍部之间的半导体衬底表面具有底部扩散阻挡层，可以防止其上的P型离子扩散源中的P型离子、N型离子扩散源中的N型离子扩散入半导体衬底中，因而，同一阱区内或相邻阱区的各鳍式场效应晶体管源区/漏区不会导通，避免了读写过程中出现串扰，提高了鳍式场效应晶体管的性能。此外，由于具有底部扩散阻挡层，P型离子扩散源上的N型离子扩散源中的N型离子无法扩散入衬底，或N型离子扩散源上的P型离子扩散源中的P型离子无法扩散入衬底，因而上层离子扩散源不必去除，节省工序。

技术领域

本发明涉及半导体技术领域，特别涉及一种鳍部掺杂方法及鳍式场效应晶体管的制作方法。

背景技术

随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，Critical Dimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。

鳍式场效应晶体管(Fin FET)是一种常见的多栅器件，图1示出了现有技术中的一种鳍式场效应晶体管的立体结构示意图。如图1所示，其包括：半导体衬底10，该半导体衬底10上形成有凸出的鳍部14；隔离层11，覆盖半导体衬底10的表面以及鳍部14的部分高度；栅极结构12，横跨在鳍部14上，覆盖鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。对于Fin FET，栅极结构12覆盖的鳍部14为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。

例如对于P型鳍式场效应晶体管，半导体衬底10内具有N型阱区，其上的鳍部14也为N型离子掺杂。现有技术中，N型鳍部14一般通过离子注入进行掺杂，实际结果表明，该离子注入过程会损伤鳍部，造成缺陷，影响器件性能。为避免上述问题，近年来，行业内逐渐发展了固体源掺杂法(solid-source doping，SSD)，即在鳍部表面沉积一层N型离子源或P型离子源，高温下，将固体源内的N型离子或P型离子扩散入鳍部。近年来，随着Fin FET密度增大，关键尺寸减小，上述SSD制作的鳍式场效应晶体管在读写过程中，相互之间容易出现串扰，性能仍有待改善。

发明内容

本发明实现的目的是改善现有的鳍式场效应晶体管的性能，避免读写过程中各鳍式场效应晶体管之间出现串扰。

为实现上述目的，本发明的一方面提供一种鳍部掺杂方法，包括：

提供半导体衬底，所述半导体衬底包括用于形成第一类型鳍式场效应晶体管的第一区域与用于形成第二类型鳍式场效应晶体管的第二区域，所述第一类型与第二类型反型，所述第一区域具有第二类型阱区，所述第二区域具有第一类型阱区，所述第一区域与第二区域上表面具有若干分立的鳍部；

在所述鳍部表面以及鳍部之间的半导体衬底表面沉积一底部扩散阻挡层，并在所述底部扩散阻挡层上形成一牺牲层，所述牺牲层完全填充所述鳍部之间的间隙；

回蚀所述牺牲层，暴露鳍部表面的底部扩散阻挡层，并保留位于鳍部之间的半导体衬底上的牺牲层；

以所述保留的牺牲层保护鳍部之间的半导体衬底表面的底部扩散阻挡层，去除鳍部表面的底部扩散阻挡层；后去除所述保留的牺牲层；

在所述鳍部表面、以及鳍部之间的底部扩散阻挡层上表面依次形成第一类型离子扩散源层、第一类型离子扩散阻挡层；

在所述第一类型离子扩散阻挡层上形成图形化的掩膜层，干法去除位于所述第二区域的第一类型离子扩散源层、第一类型离子扩散阻挡层；

在所述第一区域的第一类型离子扩散阻挡层上表面、第二区域的鳍部以及鳍部之间的底部扩散阻挡层上表面依次形成第二类型离子扩散源层、第二类型离子扩散阻挡层；