[发明专利]静电放电保护结构及其形成方法

说明书

一种静电放电保护结构及其形成方法，静电放电保护结构包括：具有第一区域、第二区域和第三区域的衬底，第一区域两侧分别与第二区域和第三区域相邻；位于衬底第一区域表面的若干平行排列的第一鳍部，第一鳍部具有延伸至第二区域的第一端以及延伸至第三区域的第二端；位于衬底第二区域表面的第二鳍部，第二鳍部与若干第一鳍部的第一端连接；位于衬底第三区域表面的第三鳍部，第三鳍部与若干第一鳍部的第二端连接；横跨若干第一鳍部的第一栅极结构，第一栅极结构位于部分第一鳍部的侧壁和顶部表面；位于第二鳍部和部分第一鳍部内的源区；位于第三鳍部内的漏区。静电放电保护结构的性能改善。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种静电放电保护结构及其形成方法。

背景技术

随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地场效应晶体管(GateGrounded NMOS，GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，SCR)保护电路、横向扩散场效应晶体管(Laterally Diffused MOS，LDMOS)保护电路等。

图1是现有的栅接地的场效应晶体管保护结构的剖面结构示意图，包括：衬底10；位于衬底10内的N型阱区11；位于N型阱区11表面的栅极结构12；位于栅极结构12两侧的N型阱区11内的P型的源极13和P型的漏极14。所述P型源极13、P型阱区11和N型漏极14构成一寄生PNP三极管；其中，所述源极13为寄生三极管的发射极，所述漏极14为寄生三极管的集电极，所述阱区11为寄生三极管的基区；所述源极13、阱区11和栅极结构12的栅极接地，外部电路的静电电压输入漏极14，所述外部电路与芯片内部电路电连接，用于驱动芯片内部电路工作。

随着半导体技术的发展，使得半导体器件的尺寸不断缩小，器件密度不断提高，现有的静电放电保护电路结构已无法满足技术需求，需要在静电放电保护电路结构中引入鳍式场效应晶体管。

然而，随着半导体器件的尺寸进一步减小，即使在静电放电保护电路中采用鳍式场效应晶体管，其性能依旧不稳定。

发明内容

本发明解决的问题是提供一种静电放电保护结构及其形成方法，所述静电放电保护结构的性能改善。

为解决上述问题，本发明提供一种静电放电保护结构，包括：衬底，所述衬底具有第一区域、第二区域和第三区域，所述第一区域两侧分别与第二区域和第三区域相邻；位于衬底第一区域表面的若干平行排列的第一鳍部，所述第一鳍部具有延伸至第二区域的第一端以及延伸至第三区域的第二端；位于衬底第二区域表面的第二鳍部，所述第二鳍部与若干第一鳍部的第一端连接；位于衬底第三区域表面的第三鳍部，所述第三鳍部与若干第一鳍部的第二端连接；位于所述衬底表面的隔离层，所述隔离层覆盖所述第一鳍部、第二鳍部和第三鳍部的部分侧壁，且所述隔离层表面低于所述第一鳍部、第二鳍部和第三鳍部的顶部表面；横跨若干第一鳍部的第一栅极结构，所述第一栅极结构位于部分第一鳍部的侧壁和顶部表面；位于第二鳍部和部分第一鳍部内的源区；位于第三鳍部内的漏区。

可选的，所述衬底、第一鳍部、第二鳍部和第三鳍部内具有阱区，所述阱区内具有N型离子。

可选的，所述源区和漏区内具有P型离子。

可选的，还包括：位于第二区域内的若干第二栅极结构，所述第二栅极结构至少位于第二鳍部顶部表面，若干第二栅极结构平行排列，且所述第二栅极结构平行于第一栅极结构。

可选的，所述源区包括：位于相邻第二栅极结构之间、以及第一栅极结构与第二栅极结构之间的源区外延层，所述源区外延层位于所述第一鳍部和第二鳍部的顶部。

可选的，所述源区外延层的材料为硅或硅锗；所述源区外延层内掺杂有P型离子。