[发明专利]时序修正方法和电子装置

说明书

本发明提供了一种时序修正方法，包括：根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件；透过第一脚本，根据所述日志文件判断是否发生设计规则违例；当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及根据所述第二时序约束文件判断是否修正时序路径。

技术领域

本说明书主要有关于时序修正的技术，特别有关于通过设计的脚本，仅对发生违例的时序路径进行修正的时序修正的技术。

背景技术

在芯片设计过程中，为了保证实际生产出来的芯片可以在各种环境下都可以正常工作(即时序满足要求)，芯片设计者会利用静态时序分析工具(Static Timing Analysistool，STA tool)和工厂所提供的工艺文件(process file)来模拟设计在不同环境下的时序信息，进而评估设计是否满足时序要求。

芯片制造厂商为了保证设计与制造的时序一致性，会向芯片设计人员提供相关的设计规则(如信号转换最大时间)，这些规则描述了时序相关的电学参数的工艺边界条件(boundary condition)。一旦设计中的电路有组件超出这些规则值，即为设计规则违例(design rule violation)，此时静态时序工具会无法根据工厂提供的处理文件算出违例组件的准确延迟信息。这种设计规则违例并不会影响生产制造，只是会影响实际的芯片的时序上与设计的一致性，举例来说，实际芯片工作频率无法与设计相匹配。所以在流片(Tape Out)之前我们除了保证时序上达到设计需求之外，还需要保证每个组件延迟信息的准确性，这样静态时序分析工具算出来的结果才可以被信任。

时序检查(timing checks)分为两类：建立时间检查和保持时间检查。组件的延迟信息受输入信号转换时间、工艺条件、工作温度和工作电压的影响，当工作温度越低、工作电压越低、工艺条件越差时，组件转换时间越长且延迟时间越长，建立时间检查便越难以满足，但保持时间检查却越容易满足。所以会在工艺条件较差且低温低压的条件下的模拟时序来做建立时间检查，在工艺条件较好且高温高压的条件下做保持时间检查。与此同时，还需要做设计规则检查来确保模拟的准确性。在正常的设计流程里，会优先保证建立时间检查满足后再做保持时间检查。现有的电子设计自动化(Electronic Design Automation，EDA)工具可以很好地自动化地满足建立时间下的时序检查和设计规则。但对于保持时间下的设计规则，电子设计自动化工具并没有很好的解决方案。

传统的解决方法是优先利用插入缓冲器或者用放大器件尺寸的方法解决所有设计规则违例，待设计规则全部满足后再修复时序违例。然而，实际上并不是每个设计规则违例的组件都是有时序违例，有一些甚至是没有时序检查的。所以上述的方法就会导致插入大量的冗余组件，因而增加了芯片的功耗，甚至针对部分组件分布密集的设计会带来时序上的恶化、延长芯片设计周期、增加芯片设计的成本。

发明内容

有鉴于上述先前技术的问题，本发明提供了通过设计的脚本，仅对发生违例的时序路径进行修正的时序修正方法和电子装置。

根据本发明的一较佳实施例提供了一种时序修正方法。此时序修正方法的步骤包括：根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件；透过第一脚本，根据所述日志文件判断是否发生设计规则违例；当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及根据所述第二时序约束文件判断是否修正时序路径。

在一些实施例中此方法还包括，透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。

在一些实施例中此方法还包括，根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。