[发明专利]具有高质量外延层的半导体器件及其制造方法

说明书

公开了具有高质量外延层的半导体器件及其制造方法。根据实施例，半导体器件可以包括：衬底；与衬底相隔开的鳍状第一半导体层，第一半导体层沿其纵向延伸方向包括第一部分和第二部分；至少部分环绕第一半导体层的第一部分外周的第二半导体层；至少部分环绕第一半导体层的第二部分外周的第三半导体层；在衬底上形成的隔离层，隔离层至少部分地露出第二半导体层和第三半导体层，露出的第二半导体层和第三半导体层分别呈鳍状延伸；以及在隔离层上形成的与第二半导体层相交的第一栅堆叠以及与第三半导体层相交的第二栅堆叠。

技术领域

本公开涉及半导体领域，更具体地，涉及一种具有高质量外延层的半导体器件及其制造方法。

背景技术

随着半导体器件的发展，期望以迁移率高于硅(Si)的半导体材料来制作高性能半导体器件如金属氧化物半导体场效应晶体管(MOSFET)。但是，难以形成高质量的高迁移率半导体材料。

发明内容

本公开的目的至少部分地在于提供一种具有高质量外延层的半导体器件及其制造方法。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；与衬底相隔开的鳍状第一半导体层，第一半导体层沿其纵向延伸方向包括第一部分和第二部分；至少部分环绕第一半导体层的第一部分外周的第二半导体层；至少部分环绕第一半导体层的第二部分外周的第三半导体层；在衬底上形成的隔离层，隔离层至少部分地露出第二半导体层和第三半导体层，露出的第二半导体层和第三半导体层分别呈鳍状延伸；以及在隔离层上形成的与第二半导体层相交的第一栅堆叠以及与第三半导体层相交的第二栅堆叠。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成鳍状结构；遮蔽鳍状结构的一部分，以在第一器件区域露出鳍状结构；在第一器件区域，针对露出的鳍状结构，去除其靠近衬底的一部分，以形成第一半导体层的第一部分，该第一部分与衬底相分离；在第一器件区域，以第一半导体层的第一部分为种子层，生长第二半导体层；遮蔽第一器件区域，并在第二器件区域露出鳍状结构；在第二器件区域，针对露出的鳍状结构，去除其靠近衬底的一部分，以形成第一半导体层的第二部分，该第二部分与衬底相分离；以及在第二器件区域，以第一半导体层的第二部分为种子层，生长第三半导体层。

根据本公开的实施例，可以利用相对于衬底悬置的(薄)第一半导体层作为种子层，来生长第二、第三半导体层，第二和/或第三半导体层可以具有高迁移率。这种悬置薄种子层可以使第一、第二和/或第三半导体层中的应力弛豫，从而有助于抑制或避免在这些半导体层中产生缺陷。此外，本发明的构造特别适用于CMOS(互补金属氧化物半导体)工艺。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1-22是示意性示出了根据本公开实施例的制造半导体器件流程的示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。