[发明专利]与MOSFET集成的增强型耗尽积累/反转通道器件

说明书

本发明涉及一种与MOSFET集成的增强型耗尽积累/反转通道器件，包含：多个栅极沟槽形成在半导体衬底上方的一个第一导电类型的外延区中；一个或多个接触沟槽形成在外延区中，每个接触沟槽都在两个邻近的栅极沟槽之间；一个或多个第一导电类型的源极区形成在接触沟槽和栅极沟槽之间的外延区顶部；势垒金属形成在每个接触沟槽内；每个栅极沟槽都用导电材料基本填满，导电材料与沟槽壁被一层电介质材料隔开，形成栅极；一个导电类型与第一导电类型相反的重掺杂阱区，位于每个接触沟槽底部附近的外延区中。阱区和栅极沟槽之间的水平宽度约为0.05μm至0.2μm。

技术领域

本发明涉及一种半导体功率器件，更确切地说是关于与功率MOSFET集成的积累/反转通道FET及其制备方法。

背景技术

半导体器件常用于功率电子电路中的电流切换。例如，开关器件的一种常用形式是功率MOSFET（金属氧化物场效应晶体管）。功率MOSFET用作同步整流器，显著提高了直流-直流降压转换器或同步整流器等应用中的传导损耗。例如，传统的降压转换器拥有一个高端MOSFET作为控制MOSFET，以及一个低端MOSFET作为同步MOSFET。低端MOSFET因其导通时间间隔与体二极管的传导时间同步，可用作同步整流器。通常来说，当低端MOSFET断开时，高端MOSFET接通，反之亦然。在高端MOSFET断开时，随着负载电流从源极流至漏极，低端MOSFET在其第三象限（V_DS<0，I_D<0）传导电流。

当降压转换器在高速度下工作，高端和低端MOSFET同时接通时，会发生击穿状态，导致击穿电流在输入端和接地端之间流动。击穿状态导致过度的损耗和效率损失。为了避免击穿问题，要在高端MOSFET断开的时间和低端MOSFET接通的时间之间提供死区时间，防止高端和低端MOSFET同时接通。

任何一个带有正常源极-本体短接的高端和低端MOSFET，都含有一个本征体二极管，在其漏极和本体区之间的结处。在死区时间内，感应电流流经较低的MOSFET体二极管，在耗尽区产生存储电荷。必须清除该存储电荷，使体二极管的正向闭锁特性得到恢复。该体二极管通常具有很低的反向恢复性能，会对转换器的效率产生不良影响。因此，需要使用正向偏压很低的二极管。

配有P-N结的功率MOSFET具有很多不良的特性，包括：正向传导损耗很大，在正向偏压下运行时在本体-外延结处存储电荷，当功率MOSFET从正向偏压切换至反向偏压时过量存储的少子电荷会产生很大的恢复电流和电压过冲，在快速切换时产生射频干扰等。以上这些特性会对器件造成不必要的负担，导致次优性能。

在许多应用中，包括功率MOSFET（即带有源极和漏极并联的体二极管的MOSFET）中，已经使用肖特基二极管代替P-N结二极管。肖特基二极管具有多种优于P-N二极管的优良特性，尤其是在功率MOSFET结构中。肖特基二极管在正向传导时具有很低的正向压降，可以降低器件的功率耗散，产生较低的传导损耗。肖特基的传导是通过多数载流子进行的，因此在器件切换时不会发生少子电荷存储效应。所以在功率MOSFET结构中，最好使用肖特基二极管。

随着肖特基二极管在功率MOSFET中的采用逐渐推广，改进器件结构，降低传导损耗也变得日益重要。一个特别重要的考虑因素是减小肖特基二极管所占的半导体衬底表面积。减小肖特基二极管所占的表面积，是降低制造成本，进一步减小电子器件的尺寸和形状，以便获得轻便性及其他功能提高的关键。

因此，必须在功率半导体设计和制造领域中提出在MOSFET器件中集成第三象限传导结构的新型器件结构和制造方法。

正是在这样的背景下，提出了本发明的各个方面。

发明内容

本发明的一个方面在于提出一种新型改良的器件结构和制造方法，用于制备集成的沟槽栅极MOSFET和ACCUFET或耗尽的本体FET，以改善现有技术中的一个或多个问题。