[发明专利]一种制备半导体器件的方法

说明书

技术领域

本发明涉及半导体器件优化领域，尤其涉及一种制备半导体器件的方法。

背景技术

随着集成电路的发展，器件尺寸越来越小，集成度越来越高，随着半导体器件特征尺寸的不断减小，传统的平面半导体制造技术已经无法使用，非平面技术的半导体器件应运而生，例如绝缘体上硅，双栅，多栅等新工艺的应用。目前鳍式场效应管在小尺寸领域被广发使用，而具有全包围栅极(gate-all-around)结构的半导体器件由于在器件性能及能有效抑制短沟道效应(shortchanneleffect)的特殊性能，正是半导体业界所追求的。由于器件沟道被栅极包围，所以器件漏场的影响也被消除，有效抑制了器件的漏电及穿通问题。由于全包围栅极悬空于底部衬底，因此全包围栅极器件的制造工艺较为复杂。

所以亟需一种全新的全包围栅极的形成方法。

发明内容

针对上述存在的问题，本发明公开了一种制备半导体器件的方法，其具体的技术方案为：

一种制备半导体器件的方法，其特征在于，包括：

提供一半导体器件，所述半导体器件包括基底层和位于所述基底层上表面的氧化物层；

于所述氧化物层上表面沉积图案化掩膜层，并以所述掩膜层为掩膜刻蚀所述氧化物层至所述基底层上表面，形成沟槽；

去除所述掩膜层，于所述沟槽内进行第一次非掺杂外延生长，以形成第一非掺杂外延生长层；

于所述沟槽内进行第二次非掺杂外延生长，以形成第二非掺杂外延生长层，且所述第二非掺杂外延生长层的上表面与所述氧化物层上表面处于同一平面；

刻蚀部分所述氧化物层，以将所述第二非掺杂外延生长层和部分所述第一非掺杂外延生长层暴露；

去除暴露的所述第一非掺杂外延生长层，并于所述第二非掺杂外延生长层外依次生长高介电常数层和金属材料层，以形成金属栅极。

上述的方法，其特征在于，所述基底层的材质为单晶硅。

上述的方法，其特征在于，所述方法还包括：

采用化学气相沉积法沉积所述氧化物层。

上述的方法，其特征在于，所述氧化物层的材质为氧化硅。

上述的方法，其特征在于，采用干法刻蚀所述氧化物层至所述基底层上表面。

上述的方法，其特征在于，所述方法还包括：

采用原位水汽生成工艺于所述第二非掺杂外延生长层外形成氧化层；

于所述氧化层表面沉积多晶硅，以形成多晶硅栅极。

上述的方法，其特征在于，采用锗掺杂工艺形成所述第一非掺杂外延生长层。

上述的方法，其特征在于，采用湿法刻蚀去除部分所述第一非掺杂外延生长层。

上述的方法，其特征在于，采用SiCoNi蚀刻部分所述氧化物层。

上述技术方案具有如下优点或有益效果：

本申请设计的一种制备半导体器件的方法，通过两次沉积非外延生长层，并刻蚀部分第一非外延生长层和氧化物层，将第二非外延生长层暴露出来，然后在暴露的第二非外延生长层外表面依次沉积高介电常数层和金属层，形成栅极，这样形成全包围的金属栅极结构，在鳍式场效应管FinFET结构中有效的抑制了短沟道效应，漏场和穿通等问题，提高了器件性能。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。

图1是本申请流程示意图；

图2-图7是本申请结构示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。

本发明设计了一种制备半导体器件的方法，该方法具体的包括了下面的一些步骤：

提供半导体基底，基底上依次覆盖一氧化物层和一图案化掩膜层；

蚀刻氧化物层形成凹槽；

在暴露的半导体基体表面进行第一次非掺杂外延生长；

进行第二次非掺杂外延生长；

部分去除氧化物层至非掺杂鳍形结构露出；

蚀刻非掺杂半导体基体，形成悬空于衬底上方的沟道结构；

在沟道外周依次沉积一高介电常数材料层和一金属材料层，这样形成一鳍行金属栅极结构。

下面结合具体实施例进行说明

实施例一

如图1至图7所示，本发明设计一种制备金属栅极鳍形半导体器件的方法，具体的包括了：