[发明专利]集成电路结构

说明书

本发明提供一种集成电路结构。上述集成电路结构包括一阱区，其具有一第一导电类型。一射极，其具有相反于上述第一导电类型的一第二导电类型，上述射极位于上述阱区上方。一集极，其具有上述第二导电类型，上述集极位于上述阱区上方，且大体上环绕上述射极。一基极接触，其具有上述第一导电类型，上述基极接触位于上述阱区上方。上述基极接触将上述射极和上述集极水平隔开。至少一导电条状物，与上述射极、上述集极和上述基极接触彼此水平隔开。一介电层，位于至少一上述导电条状物的正下方，且与至少一上述导电条状物接触。本发明具有高射频频率和高电流增益，并导致闪烁噪声的降低，另外可降低工艺成本。

技术领域

本发明涉及一种半导体装置，特别涉及使用互补式金属氧化物半导体晶体管(CMOS)绝缘层上覆硅(SOI)工艺形成的横向垂直双极结晶体管(LVBJT)的结构及其制造方法。

背景技术

双极结晶体管(以下简称BJT)为模拟集成电路的关键部分。BJT可分为NPN BJT(以下简称NBJT)和PNP BJT(以下简称PBJT)等类型。对于NPN BJT的符号而言，其包括如图1A所示的集极C、基极B和射极E。利用公知的互补式金属氧化物半导体晶体管(以下简称CMOS)工艺可以形成两种常用的BJT。图1B和图1C显示一垂直BJT(vertical-BJT)，其中图1B显示俯视图，而图1C显示剖面图。上述垂直BJT为包括掺杂区的一NPN BJT，其为射极E、基极接触B和集极C。为了增加射极注入效率，射极E被基极接触B和集极C环绕。射极E和基极接触B形成于P型阱PW中，而集极C形成于N型阱NW中，其中上述P型阱PW和N型阱NW进一步形成于深N型阱DNW中。由于基极区包括P型阱和基极接触B，射极/基极结和集极/基极结形成于垂直设置的元件之间，所以形成的BJT可视为一垂直BJT。

图1D和图1E显示一(NPN)横向BJT(lateral-BJT)。图1D显示俯视图，而图1E显示剖面图。由于P型阱PW为基极区的一部分，P型阱PW的一部分介于射极E和集极C之间，射极/基极结和集极/基极结形成于横向设置的元件之间，所以形成的BJT可视为一横向BJT(LBJT)。

公知垂直BJT和横向BJT的增益改善能力被以下条件所限制。以图1E为例，除了企图形成的BJT之外，还有寄生晶体管NBJT，上述寄生晶体管NBJT的集极、基极和射极分别由射极(区域)E、N型阱NW和深N型阱DNW形成。由于寄生晶体管NBJT的射极/基极结的一重要部分位于界面2，上述界面2位于射极E的底部，为了降低寄生晶体管NBJT的影响，界面2优选具有小的面积。另一方面，为了改善LBJT的射极注入效率，如箭头4标示的介于射极E和集极C之间的路径优选具有大的界面面积(在垂直于附图显示平面的平面中)。射极E和集极C的长度L(图1D)需要非常大的值。射极E的非常大的长度L和小的面积为互相矛盾的需求，意指改善LBJT会带来非常大的寄生BJT的成本。如果LBJT是利用与形成CMOS元件相同的工艺形成的话，公知垂直BJT的困境为基极宽度不稳定，上述基极宽度大体上等于如图1C所示的P型阱PW的深度。

发明内容

有鉴于此，本发明的实施例提供一种集成电路结构，以解决公知技术的问题。

本发明一实施例提供一种集成电路结构，上述集成电路结构，包括一阱区，其具有一第一导电类型。一射极，其具有相反于上述第一导电类型的一第二导电类型，上述射极位于上述阱区上方。一集极，其具有上述第二导电类型，上述集极位于上述阱区上方，且大体上环绕上述射极。一基极接触，其具有上述第一导电类型，上述基极接触位于上述阱区上方。上述基极接触将上述射极和上述集极水平隔开。至少一导电条状物，与上述射极、上述集极和上述基极接触彼此水平隔开。一介电层，位于至少一上述导电条状物的正下方，且与至少一上述导电条状物接触。